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以下哪个是Verilog HDL的关键字。
选项:
A:module;
B:Module;
C:IF;
D:ASSIGN
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发布时间:
2024-05-16 00:13:28
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相关试题
1.
下列哪个不是Verilog HDL的关键字?( )选项: A:module B:and C:assign D:mem
2.
在Verilog HDL中,下列是描述分支语句关键字的是: 选项:if-else|module|always|input
3.
在Verilog HDL中,下列是描述分支语句关键字的是: 选项:A、if-else B、module C、always D、input
4.
【单选题】以下属于Verilog HDL语言的关键词的是( ) 选项: A、MODULE B、IF C、While D、case
5.
下列关于Verilog HDL模块连接正确的是:( )Module1 Module2(.a (code1 ) ,.clk (clk) ,.rst (rst ) ,.b ( k1 )) ;A、a是顶层模块,code1是底层模块。B、b是顶层模块,k1是底层模块。C、Module1是底层模块,Module2是顶层模块。D、Module2的端口可以用reg类型定义
6.
采用Verilog硬件描述语言进行设计输入时,应该选择的文件类型为 选项: A、Verilog Module B、Verilog Test Fixture C、VHDL Module D、VHDL Package
7.
采用Verilog硬件描述语言进行设计输入时,应该选择的文件类型为 选项: A、Verilog Module B、Verilog Test Fixture C、VHDL Module D、VHDL Package
8.
在Verilog HDL的module代码中连续赋值语句、initial块语句、always块语句是并行执行的。 选项: A、正确 B、错误
9.
在Python中,以下哪个关键字用于引入模块? 选项: A:import B:include C:require D:module
10.
中国大学MOOC: 下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
11.
下列哪个不是 Verilog HDL 的关键字?( )A.ifB.alwaysC.casezD.forE.switch
12.
下列可以导入Python模块的语句是是( )。 选项: A: import module B: input module C: print module D: def module
13.
下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule 选项: A、D触发器 B、T触发器 C、RAM D、寄存器
14.
下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule 选项: A、D触发器 B、T触发器 C、RAM D、寄存器
15.
下列Verilog HDL程序所描述的是一个计数器,该计数器的模是().module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)beginif(OUT==4'd11)OUTelseOUTendendmodule
16.
中国大学MOOC: 如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是( )。module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK) begin Q <= DATA; endendmodule
17.
以下关于module叙述错误的是
18.
当使用Verilog HDL描述组合逻辑电路时,只能使用assign语句进行描述。 选项: A、正确 B、错误
19.
下列Verilog HDL程序所描述的是一个计数器,该计数器的模是()module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)begin if(OUT==4’d11)OUT<=0;else OUT<=OUT+1;end endmodule
20.
试设计一个 3/8 译码器,规定模块定义为 module Decoder(Out,In,En), 其中 Out为译码器输出, In 为译码器输入, En 为译码使能输入。要求:写出 3/8 译码器 Verilog HDL设计程序并注释; 选项:module decoder(Out,In,En); (2 分)output [7:0] out;input [2:0] in;input en; //IO 定义 (3 分)reg [7:0] out;
21.
试设计一个 3/8 译码器,规定模块定义为 module Decoder(Out,In,En), 其中 Out为译码器输出, In 为译码器输入, En 为译码使能输入。要求:写出 3/8 译码器 Verilog HDL设计程序并注释; 选项:module decoder(Out,In,En); (2 分)output [7:0] out;input [2:0] in;input en; //IO 定义 (3 分)reg [7:0] out;
22.
模块textio的Verilog描述如下: module textio reg a; initial begin a=1; #2 a=0; #3 a=1; $monitor($time,,“a=%b”,a); end endmodule 则仿真输出为: 、 、
23.
下列关于Verilog HDL语言的描述中,不正确的选项是( )。 A: Verilog HDL可实现并行计算,C语言知识串行计算; B: Verilog HDL语言可以描述电路结构,C语言仅仅描述算法; C: Verilog HDL语言源于C语言,包括它的逻辑和延迟; D: Verilog HDL可以编写测试向量进行仿真和测试。
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