下列关于Verilog HDL模块连接正确的是:( )Module1 Module2(.a (code1 ) ,.clk (clk) ,.rst (rst ) ,.b ( k1 )) ;A:a是顶层模块,code1是底层模块。B:b是顶层模块,k1是底层模块。C:Module1是底层模块,Module2是顶层模块。D:Module2的端口可以用reg类型定义 模块 下列 发布时间:2024-06-22 23:27:21