下列Verilog HDL程序所描述的是一个计数器,该计数器的模是()module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)begin if(OUT==4’d11)OUT＜=0;else OUT＜=OUT+1;end endmodule
发布时间：2024-06-09 15:34:41
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- 1.下列Verilog HDL程序所描述的是一个计数器,该计数器的模是().module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)beginif(OUT==4'd11)OUTelseOUTendendmodule
- 2.根据程序描述的逻辑功能，下列说法正确的有： module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; end endmodule
- 3.74HC161计数器的设计 module hc74161(clk,rst,load,D,Q,out); input clk,rst,load; input [3:0] D; output reg（1） Q; output reg out; always@(posedge clk,（2）rst) begin if(!rst) Q<=0; else begin if(!load) （3）; else begin if(Q==4'b1111) begin out<=1; （4）; end else begin （5）; out<=0; end end end end endmodule
- 4.4位二进制加法计数器module count4(out,reset,clk);input reset,clk; output reg[3:0] out;A、lways @(posedge clk)B、eginC、if(reset) out<=0; //同步复位D、lse out<=out 1; //计数E、ndF、ndmodule
- 5.下面这段程序,描述正确的是( )。 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8'h00; //同步清0,低电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule 选项： A、同步置数、同步清零 B、异步置数、同步清零 C、同步置数、异步清零 D、异步置数、异步清零
- 6.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 7.选出右移移位寄存器选项： A:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk)begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter(input Dsi,input [3:0] In,input CLK,output reg [3:0] Q);always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter(input Dsi,input CLK,reset,output reg [3:0] Q);always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module
- 8.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 9.以下代码描述的是？always @ (posedge clk_in) if (reset) begin clk_out <= 1'b0; end else if (enable) begin clk_out <= ! clk_out ; end选项： A:分频器; B:存储器; C:移位器; D:触发器
- 10.下面为某可变计数器的Verilog HDL代码，当A=1时，为7进制；当A=0时，为9进制。试补充完空白处代码。 module Alterable_Counter(A, clk, Q); input clk, A; output reg [3:0] Q; parameter N=7; parameter M=9; always @(posedge clk) begin if(A) begin if Q==N-1 begin Q<=0; end else begin Q<=_______; end end else begin if (___________) begin Q<=0; end else begin Q<=Q+1; end end end endmodule
- 11.智慧职教: module dff_2（data,clk,reset,q); input data,clk,reset; output q; reg q; always@(posedge clk or negedge reset) begin if(reset==1’b0) q<=1’b0; else q <= data; end endmodule
- 12.下面的代码综合后，存在几个触发器？（D）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(posedge clk)beginreg3 <= reg2;out1 <= reg3;reg1 <= in1;reg2 <= reg1;endendmodule 选项：A、0 B、1 C、3 D、4
- 13.中国大学MOOC: 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
- 14.分频器能够将高频的基准时钟分频为低频的时钟，以满足数字系统中其它低速逻辑单元的要求。硬件描述语言具有设计灵活的优点，现代数字系统常常采用硬件描述语言进行分频器的设计。如下为采用Verilog语言设计的分频器，将100MHz时钟分频得到占空比为50%的1MHz时钟。试补充完空白处的代码。 module Counter_1MHz(clk_in,clk_out); input clk_in; output reg clk_out; reg [6:0] cnt; parameter N=7'd_______; always @(posedge clk_in ) begin if(count==N/2-1) begin clk_out=~clk_out; cnt <=________; end else cnt <=_________; end endmodule
- 15.下列程序中。module counter1( out, cout, data, load, cin, clk);output [7:0] out;output cout;input [7:0] data;input load, cin, clk;reg [7:0] out;always @(posedge clk)beginif( load )out = data;elseout = out + cin;endassign cout= out & cin;endmoudle 选项： A、cout为向高位的进位, data为低位的进位, load是计数脉冲 B、 cout为低位的进位, data 数据输入, clk是计数脉冲 C、 cout是高位进位, cin是低位进位, clk是计数脉冲 D、 cout是数据输出, cin是数据输入, clk置数据控制
- 16.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1 1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：? 同步加载计数器同步清零加载计数器异步清零加载计数器异步加载计数器
- 17.下列程序clk1为clk的（ ）分频module function(rst, clkin, clk1);input clkin, rst;output clk1;reg[2:0] m, n;reg clk1; always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) begin m<=0; clk1<=~clk1;end else m<=m+1; endendendmodule选项： A:五; B:四; C:十; D:八
- 18.3、下面的代码综合后，存在几个触发器？（A）module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(in1)beginreg1 = in1;reg2 = reg1;reg3 = reg2;out1 = reg3;endendmodule选项： A:0 B:1 C:3 D:4
- 19.中国大学MOOC: 以下Verilog HDL代码描述的是什么电路？module sr ( input wire clk,si,ld,reset,en, input wire [7:0]d, output reg [7:0]q ); always@(posedge clk, negedge reset) begin if(!reset) q <= 8b0000_0000; else begin if(en) q <= {q[6:0],si}; if(ld) q <= d; end end endmodule
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20.根据下图所示的4位并行移位寄存器的IO引脚，关于该模块的定义代码（ ）是正确的。
选项： A、module shifit_reg4;input reg_in,clock;output reg_out;... ...endmodule B、module shifit_reg4;input [3:0] reg_in,clock;output[3:0] reg_out;... ...endmodule C、module shifit_reg4(reg_in,clock,reg_out)input [3:0] reg_in;input clock;output[3:0] reg_out;... ...endmodule D、module shifit_reg4(reg_in,clock,reg_out);input [3:0] reg_in;input clock;output[3:0] reg_out;... ...endmodule
