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在Verilog HDL中,下列是描述分支语句关键字的是:
选项:
if-else|module|always|input
关键字
发布时间:
2024-05-16 00:09:54
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1.
在Verilog HDL的module代码中连续赋值语句、initial块语句、always块语句是并行执行的。 选项: A、正确 B、错误
2.
Verilog HDL中在always语句块中被赋值的信号,应该声明为______。选项: A:wire; B:reg; C:input; D:output
3.
在 verilog 中,下列语句哪个不是分支语句?_______选项: A: if-else ; B:case; C:casez ; D:repeat
4.
在verilog中,下列语句哪个不是分支语句?( ) 选项: A:if-else B:case C:casez D:repeat
5.
在Verilog硬件描述语言中,下列语句哪个不是分支语句: _。 选项: A、if-else B、case C、casez D、repeat
6.
在Verilog HDL的端口声明语句中,用( )关键字声明端口为输出方向。 选项: A、input B、INPUT C、OUT D、output
7.
下列哪个不是Verilog HDL的关键字?( )选项: A:module B:and C:assign D:mem
8.
下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule? RAMT触发器寄存器D触发器
9.
在Verilog中,哪个语句不是分支语句?( )选项: A:if-else B:case C:casez D:repeat
10.
下列Verilog HDL程序所描述的是一个计数器,该计数器的模是().module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)beginif(OUT==4'd11)OUTelseOUTendendmodule
11.
在Verilog HDL的端口声明语句中,用关键字声明端口为双向。() 选项: A、inout B、 INOUT C、 input D、 output
12.
下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule 选项: A、D触发器 B、T触发器 C、T′触发器 D、计数器
13.
下面关于组合逻辑的Verilog HDL,不正确的是( )选项: A:在Verilog HDL中,continuous assignment将被综合为组合逻辑。; B:case语句可以用来描述数据选择器。; C:组合逻辑可以写在always块的里面或者外面。; D:在always块中描述的组合逻辑,应该使用非阻塞赋值。
14.
Verilog HDL语法中,可以在always语句块中赋值的变量类型是?A.reg型B.wire型
15.
下列Verilog HDL程序所描述的是一个计数器,该计数器的模是()module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)begin if(OUT==4’d11)OUT<=0;else OUT<=OUT+1;end endmodule
16.
在Verilog HDL的端口声明语句中,用____关键字声明端口为双向方向。
17.
在verilog HDL中,下列语句哪个不是循环语句?A.casezB.forC.whileD.repeat
18.
在verilog HDL中,下列语句哪个不是循环语句?( )选项: A:while; B:for; C:casez; D:repeat
19.
【判断题】模块( module )是 Verilog HDL 语言的基本 单元
20.
Verilog HDL中在always语句块中被赋值的信号,应该申明为______类型。选项: A:wire; B:reg; C:logic; D:都可以
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