中国大学MOOC: 如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是( )。module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK) begin Q <= DATA; endendmodule 触发器 国大学 发布时间:2024-05-17 01:23:31