下面的代码综合后,存在几个触发器?(D)module reg_test(clk,in1,out1);input clk;input in1;output out1;reg reg1,reg2,reg3,out1;always@(posedge clk)beginreg3 <= reg2;out1 <= reg3;reg1 <= in1;reg2 <= reg1;endendmodule
选项:
A:0
B:1
C:3
D:4
发布时间:2024-05-17 20:02:42