按以下代码描述,如果当前输出为00001000,当enable=1 且reset=1是,则下一状态的输出为 ?module one_hot_cnt ( out , enable , clk , reset ); output [7:0] out; input enable, clk, reset; reg [7:0] out; always @ (posedge clk) if (reset) begin out <= 8'b0000_0001 ; end else if (enable) begin out <= {out[6],out[5],out[4],out[3], out[2],out[1],out[0],out[7]}; end endmodule
发布时间:2024-06-08 11:32:02