请在下方输入要搜索的题目：

以下代码描述的是:( ).module count(out,data,load,reset,clk);output[7:0] out; input[7:0] data;input load,clk,reset; reg[7:0] out;always @(posedge clk) begin if(!reset) out=8'h00; else if(load) out=data; else out=out+1; endendmodule

发布时间：2024-06-08 11:32:02

推荐参考答案 ( 由搜题小帮手官方老师解答 )

联系客服

答案：

以下文字与答案无关

提示：有些试题内容显示不完整,文字错误或者答案显示错误等问题，这是由于我们在扫描录入过程中机器识别错误导致,人工逐条矫正总有遗漏，所以恳请广大网友理解。

相关试题

1.下面这段程序,描述正确的是( )。 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8'h00; //同步清0,低电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule 选项： A、同步置数、同步清零 B、异步置数、同步清零 C、同步置数、异步清零 D、异步置数、异步清零
2.中国大学MOOC: 描述下面代码的功能。module func (reset,clk,out);input clk,reset;output reg out;reg [2:0] count;always @(posedge clk, reset) begin if(~reset) begin count<=0; out<=0; end else begin if(count==5) begin count<=0; out<= ~out; end else count<=count+1; end endendmodule
3.下列程序中。module counter1( out, cout, data, load, cin, clk);output [7:0] out;output cout;input [7:0] data;input load, cin, clk;reg [7:0] out;always @(posedge clk)beginif( load )out = data;elseout = out + cin;endassign cout= out & cin;endmoudle 选项： A、cout为向高位的进位, data为低位的进位, load是计数脉冲 B、 cout为低位的进位, data 数据输入, clk是计数脉冲 C、 cout是高位进位, cin是低位进位, clk是计数脉冲 D、 cout是数据输出, cin是数据输入, clk置数据控制
4.74HC161计数器的设计 module hc74161(clk,rst,load,D,Q,out); input clk,rst,load; input [3:0] D; output reg（1） Q; output reg out; always@(posedge clk,（2）rst) begin if(!rst) Q<=0; else begin if(!load) （3）; else begin if(Q==4'b1111) begin out<=1; （4）; end else begin （5）; out<=0; end end end end endmodule
5.4位二进制加法计数器module count4(out,reset,clk);input reset,clk; output reg[3:0] out;A、lways @(posedge clk)B、eginC、if(reset) out<=0; //同步复位D、lse out<=out 1; //计数E、ndF、ndmodule
6.中国大学MOOC: 根据程序描述的逻辑功能，下列说法正确的有module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=15; else out<=out+1; endendmodule
7.智慧职教: module dff_2（data,clk,reset,q); input data,clk,reset; output q; reg q; always@(posedge clk or negedge reset) begin if(reset==1’b0) q<=1’b0; else q <= data; end endmodule
8.下列Verilog HDL程序所描述的是一个计数器,该计数器的模是()module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)begin if(OUT==4’d11)OUT＜=0;else OUT＜=OUT+1;end endmodule
9.module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else（）=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule空格处应该填入：A.LOADB.DINC.QBD.REG8[6:0]
10.中国大学MOOC: 以下代码描述触发器，请在空格中填写正确的数值module dff_sync_reset ( data , // Data Input clk , // Clock Input reset , // Reset input q // Q output ); //-----------Input Ports--------------- input data, clk, reset ; //-----------Output Ports--------------- output q; //------------Internal Variables-------- reg q; //-------------Code Starts Here--------- always @ ( posedge clk) if (~reset) begin q <= 1b ; end else begin q <= data; end endmodule
11.module SHFT1（CLK,LOAD,DIN,QB）; output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ） if （LOAD） REG8＜=DIN ; else ____＜=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入选项：A．LOADB．DINC．QBD．REG8[6:0]
12.以下代码描述的是？always @ (posedge clk_in) if (reset) begin clk_out <= 1'b0; end else if (enable) begin clk_out <= ! clk_out ; end选项： A:分频器; B:存储器; C:移位器; D:触发器
13.关于以下测试程序，其说法正确的是：`timescale 1ns / 1psmodule cout_tp;reg clk,reset;wire [7:0] out;count u0( .clk(clk), .reset(reset), .out(out) )；initial begin clk=0;reset=0;#4 reset=1;#4 reset=0;#100 reset=1;#4 reset=0;endinitial begin forever #2 clk=~clk;endendmodule选项： A:该程序时间的基准单位是1ns,时间的精度是1ps; B:count 是模块名；u0是例化名; C:测试程序中，时钟的频率为500MHz; D:被测模块中clk和reset是输出信号
14.关于以下测试程序，其说法正确的是：`timescale 1ns / 1psmodule cout_tp;reg clk,reset;wire [7:0] out;count u0( .clk(clk), .reset(reset), .out(out) )；initial begin clk=0;reset=0;#4 reset=1;#4 reset=0;#100 reset=1;#4 reset=0;endinitial begin forever #2 clk=~clk;endendmodule选项： A:该程序时间的基准单位是1ns,时间的精度是1ps; B:count 是模块名；u0是例化名; C:测试程序中，时钟的频率为500MHz; D:被测模块中clk和reset是输出信号
15.module SHFT1(CLK,LOAD,DIN,QB);‍output QB;input CLK,LOAD;‍ input[7:0] DIN;reg[7:0] REG8;‍always @(posedge CLK )‍ if (LOAD) REG8<;=DIN ;‍ else ____<;=REG8[7:1];‍ assign QB = REG8[0] ;‍endmodule‍空格处应该填入。选项： A、REG8[6:0] B、 QB C、 DIN D、 LOAD
16.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：选项： A、LOAD B、DIN C、QB D、REG8[6:0]
17.以下程序描述的电路结构,包含哪些元件？module test8(CLK,D,Q,RESET,EN,SET);input CLK,D,RESET,EN,SET;output Q;reg Q;wire PRE;assign PRE=SET & RESET;always@(posedge CLK or negedge RESET or posedge SET)begin if (!RESET) Q<=0;else if (SET) Q<=1;else if (EN) Q<=D;endendmodule选项： A:锁存器; B:D触发器; C:与门; D:或门
18. 下面是带有复位和置数功能的4位二进制计数器，请把缺省的部分补充完整。module cnt4(clr,clk,en,load,data,cnt);input clr,clk,en,load;input （1） ;output [3:0]cnt;reg ____（2）______ cnt; always @(posedge clr or （3） clk) begin if(clr) cnt<= （4） ; else if(load)cnt<=data; else if(en)cnt<= （5） ; endendmodule

没有账号？点我注册

劳动所得踪迹可延期助学金期于吃饱穿暖手工制造听装平阴重视

立即注册

已购买搜题包，但忘记账号密码？

登录即同意《服务协议》及《隐私政策》

立即登录

登录即同意《服务协议》及《隐私政策》