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- 1.阅读下面一段代码 Integer in1 =new Integer(10); Integer in2 =new Integer(10); Integer in3 =10; Integer in4 =10; System.out.print(in1 == in2); System.out.print(in1 == in3); System.out.print(in3 == in4); 下列选项中，程序的运行结果是（） 选项： A:true B:false C:false D:false
- 2.阅读下面一段代码 Integer in1 = new Integer(10); Integer in2 = new Integer(10); Integer in3 = 10; Integer in4 = 10; System.out.print(""+(in1 == in2)+"\t"); System.out.print(""+(in1 == in3)+"\t"); System.out.print(""+(in3 == in4)+"\t"); 代码的输出结果是（ ）选项： A:true true true B:false false true C:false false false D:false true false
- 3.根据这段程序描述的逻辑功能，下列叙述中正确的有：module Learn(in1,in2,in3,in4,s,y); input [1:0] s; input in1, in2, in3, in4; output reg y; always@(s) case(s) 2'b00: y=in1; 2'b01: y=in2; 2'b10: y=in3; 2'b11: y=in4; endcaseendmodule选项： A:是四选一数据选择器；; B:是二位全加器；; C:不会在所描述的组合逻辑电路中引入锁存器；; D:会在所描述的组合逻辑电路中引入锁存器；
- 4.74HC161计数器的设计 module hc74161(clk,rst,load,D,Q,out); input clk,rst,load; input [3:0] D; output reg（1） Q; output reg out; always@(posedge clk,（2）rst) begin if(!rst) Q<=0; else begin if(!load) （3）; else begin if(Q==4'b1111) begin out<=1; （4）; end else begin （5）; out<=0; end end end end endmodule
- 5.中国大学MOOC: 描述下面代码的功能。module func (reset,clk,out);input clk,reset;output reg out;reg [2:0] count;always @(posedge clk, reset) begin if(~reset) begin count<=0; out<=0; end else begin if(count==5) begin count<=0; out<= ~out; end else count<=count+1; end endendmodule
- 6.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 7.下面的Verilog HDL程序描述D触发器，其复位端rst功能是________（同步/异步）复位。 module xxx (clk, rst, d, q); input clk, rst, d; output q; reg q; always@(posedge clk) begin if (rst == 1) q<=0; else q<=d; end endmodule
- 8.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 9.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 10.下列Verilog HDL程序所描述的是一个计数器,该计数器的模是().module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)beginif(OUT==4'd11)OUTelseOUTendendmodule
- 11.选出右移移位寄存器选项： A:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter (input Dsi, input [3:0] In, input CLK, output reg [3:0] Q); always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter (input Dsi, input CLK,reset, output reg [3:0] Q); always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module
- 12.中国大学MOOC: 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
- 13.4位二进制加法计数器module count4(out,reset,clk);input reset,clk; output reg[3:0] out;A、lways @(posedge clk)B、eginC、if(reset) out<=0; //同步复位D、lse out<=out 1; //计数E、ndF、ndmodule
- 14.module SHFT1（CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ) if （LOAD) REG8＜=din ; else assign qb="REG8[0]" endmodule＞
- 15.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入： 选项： A、LOAD B、DIN C、QB D、REG8[6:0]
- 16.含异步复位和时钟使能的D触发器module DFF2(CLK,D,Q,RST,EN);output Q; input CLK,D,RST,EN;reg Q;always @(posedge CLK or negedge____)beginif (!RST) Q <= 0; else if (EN) Q <= D; end endmodule空格处应该填入： A: EN B: 0 C: RST D: Q
- 17.下面这段程序,描述正确的是( )。 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8'h00; //同步清0,低电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule 选项： A、同步置数、同步清零 B、异步置数、同步清零 C、同步置数、异步清零 D、异步置数、异步清零
