【单选题】某设计的VerilogHDL程序如下,该设计描述的计数器的模是() module my_counter(input reset,clk,output reg[3:0] out); always@(posedge clk) Begin if(reset) out=0; else out=out+1; end endmodule
选项：

A:4
B:8
C:16
D:32