下面关于组合逻辑的Verilog HDL，不正确的是（ ）
选项：

A:在Verilog HDL中，continuous assignment将被综合为组合逻辑。;
B:case语句可以用来描述数据选择器。;
C:组合逻辑可以写在always块的里面或者外面。;
D:在always块中描述的组合逻辑，应该使用非阻塞赋值。