下列Verilog HDL程序所描述的电路是( )module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ <= DATA; endendmodule? RAMT触发器寄存器D触发器 触发器 寄存器 发布时间:2024-05-17 01:23:31