以下代码描述的是()。module test(Q,D,CLK)input D,CLK;output Q;reg Q;always @ (posedge CLK)begin Q = D; endendmodule
选项:
A:基本D触发器
B:锁存器
C:加法器
D:乘法器
发布时间:2024-06-09 21:05:48
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