如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
选项：

A:该触发器对CLK信号的高电平敏感。;
B:该触发器对CLK信号的低电平敏感。;
C:该触发器对CLK信号的上升沿敏感。;
D:该触发器对CLK信号的下降沿敏感。