要实现同步置位(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,set,clk,q);input data,s

1.要实现同步置位(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,set,clk,q);input data,set,clk;output reg q;always (1) begin if( 2 ) q<=1'b1; else (3);endendmodule（1）应该填写（）。 A: @(*) B: @(clk or set) C: @(posedge clk or negedge set) D: @(posedge clk)

2.要实现同步置位(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,set,clk,q);input data,set,clk;output reg q;always (1) begin if( 2 ) q<=1'b1; else (3);endendmodule（1）应该填写（）。选项： A、 @(*) B、@(clk or set) C、@(posedge clk or negedge set) D、@(posedge clk)

3.要实现同步置位(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,set,clk,q);input data,set,clk;output reg q;always (1) begin if( 2 ) q<=1'b1; else (3);endendmodule（1）应该填写（）。选项： A:@(*); B:@(clk or set); C:@(posedge clk or negedge set); D:@(posedge clk)

4.要实现同步置位(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,set,clk,q);input data,set,clk;output reg q;always (1) begin if( 2 ) q<=1'b1; else (3);endendmodule（3）应该填写（）。选项： A、q=data; B、q<=data; C、q<=1'b1; D、q<=1'b0;

5.要设计带异步复位(低电平有效)和置位（高电平有效）、上升沿触发的D触发器：module dff_async(data,rst_n,set,clk,q);input data,rst_n,set,clk;output reg q;always@( ? )begin... ...endendmodule下面（）选项可用来代替？。选项： A:posedge clk or set or negedge rst_n; B:posedge clk ; C:posedge clk or posedge set ; D:posedge clk or posedge set or negedge rst_n

6.要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)

7.以下程序描述的电路结构,包含哪些元件？module test8(CLK,D,Q,RESET,EN,SET);input CLK,D,RESET,EN,SET;output Q;reg Q;wire PRE;assign PRE=SET & RESET;always@(posedge CLK or negedge RESET or posedge SET)begin if (!RESET) Q<=0;else if (SET) Q<=1;else if (EN) Q<=D;endendmodule选项： A:锁存器; B:D触发器; C:与门; D:或门

8.以下程序描述的电路结构,包含哪些元件？module test8(CLK,D,Q,RESET,EN,SET);input CLK,D,RESET,EN,SET;output Q;reg Q;wire PRE;assign PRE=SET & RESET;always@(posedge CLK or negedge RESET or posedge SET)begin if (!RESET) Q<=0;else if (SET) Q<=1;else if (EN) Q<=D;endendmodule 选项： A、锁存器 B、D触发器 C、与门 D、或门

9.中国大学MOOC: 要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1b0;; else if (3) q<=data;endendmodule（1）应该填写（）。

10.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule

11.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule

12.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule

13.接上题，要设计带异步复位(低电平有效)和置位（高电平有效）、上升沿触发的D触发器：module dff_async(data,rst_n,set,clk,q);input data,rst_n,set,clk;output reg q;always@( ... ... )begin( ? )endendmodule下面（）选项可用来代替？。选项： A:if (rst_n==1'b0） q<=1'b1;else if (set==1'b1) q<=1'b0;else q<=data;; B:if (rst_n==1'b0） q<=1'b0;else if (set==1'b1) q<=1'b1;else q<=data;; C:if (rst_n==1'b1） q<=1'b0;else if (set==1'b0) q<=1'b1;else q<=data;; D:if (rst_n=1'b0） q<=1'b1;else if (set=1'b1) q<=1'b0;else q<=data;

14.分析代码功能:module dff_2(data,clk,reset,q); input data,clk,reset; output q; reg q; always@(posedge clk or negedge reset) begin if(reset==1’b0) q<=1’b0; else q <= data; end endmodule 选项：A、带异步复位上升沿触发的 D 触发器B、带异步复位下降沿触发的 D 触发器C、带同步复位上升沿触发的 D 触发器D、带同步复位下降沿触发的 D 触发器

15.下面程序描述上升沿触发的D触发器，请将程序补充完整。 module DFFl (ClK, D,Q) ; output Q ; input ClK , D ; reg Q ; always @ ( （） CLK) Q <= D ;Endmodule 选项： A、reg B、posedge C、negedge D、always

16.下列程序描述的是什么器件？module dff( q, data, clk);output q;input data, clk;reg q;always @( posedge clk )beginq = data;endendmodule 选项： A、D锁存器，低电平锁存。 B、 D锁存器，高电平锁存。 C、 D触发器，上升沿触发。 D、 D触发器，下降沿触发。

17.选出右移移位寄存器选项： A:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk)begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter(input Dsi,input [3:0] In,input CLK,output reg [3:0] Q);always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter(input Dsi,input CLK,reset,output reg [3:0] Q);always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module

18.如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（）‍module FF(Q,DATA,CLK)‍input DATA,CLK;‍output Q;‍reg Q;‍ always @ (posedge CLK)‍ begin‍ Q <= DATA; ‍end‍endmodule‍‍ 选项： A、该触发器对CLK信号的高电平敏感。 B、该触发器对CLK信号的低电平敏感。 C、该触发器对CLK信号的上升沿敏感。 D、该触发器对CLK信号的下降沿敏感。

19.中国大学MOOC: 以下代码描述触发器，请在空格中填写正确的数值module dff_sync_reset ( data , // Data Input clk , // Clock Input reset , // Reset input q // Q output ); //-----------Input Ports--------------- input data, clk, reset ; //-----------Output Ports--------------- output q; //------------Internal Variables-------- reg q; //-------------Code Starts Here--------- always @ ( posedge clk) if (~reset) begin q <= 1b ; end else begin q <= data; end endmodule

20.下面是一个D触发器的模块。阅读后指出，哪一种说法不正确？module mydff (clk, reset, load, d, q); input clk, d, reset, load; output q; reg q; always @ (posedge clk or posedge reset or posedge load) begin if (reset==1) // q<=0; else if (load==1) // q<=1; else q<=d; endendmodule 选项： A、该触发器具有异步端口reset和load； B、可以异步置0，可以异步置1 C、该触发器是下降沿触发 D、该触发器是上升沿触发