下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是( )。 选项: A: reg[3:0] sat //sat为4位寄存器 B: reg cnt //cnt为1位寄存器 C: reg[3:0] mymen[63:0] //mymen为64个4位寄存器的数组 D: reg[5:0] dig //dig为4位寄存器 数据 寄存器 下列 发布时间:2024-05-15 23:58:05