module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7

1.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现含同步并行预置功能的8位左移移位寄存器。选项： A:正确; B:错误

2.module SHFT1（CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ) if （LOAD) REG8＜=din ; else assign qb="REG8[0]" endmodule＞

3. ‏module SHFT1(CLK,LOAD,DIN,QB); ‌ ‏ output QB; input CLK,LOAD; ‌ ‏ input[7:0] DIN; reg[7:0] REG8; ‌ ‏ always @(posedge CLK ) ‌ ‏ if (LOAD) REG8<=DIN ; ‌ ‏ else REG8[6:0]<=REG8[7:1]; ‌ ‏ assign QB = REG8[0] ; ‌ ‏endmodule ‌ ‏该程序实现的功能为： ‌ ‏ 选项：A、‏moduleSHFT1(CLK,LOAD,DIN,QB); B、‌ C、‏outputQB;inputCLK,LOAD; D、‌ E、‏input[7:0]DIN;reg[7:0]REG8; F、‌ G、‏always@(posedgeCLK) H、‌ I、‏if(LOAD)REG8<=DIN; J、‌ K、‏elseREG8[6:0]<=REG8[7:1]; L、‌ M、‏assignQB=REG8[0]; N、‌ O、‏endmodule P、‌ Q、‏该程序实现的功能为： R、‌ S、‏ A.左移移位寄存器B.含同步并行预置功能C.右移移位寄存器D.含异步并行预置功能

4.module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else（）=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule空格处应该填入：A.LOADB.DINC.QBD.REG8[6:0]

5.module SHFT1(CLK,LOAD,DIN,QB);output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8;always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ;endmodule空格处应该填入：? DINLOADREG8[6:0]QB

6.module SHFT1（CLK,LOAD,DIN,QB）; output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ） if （LOAD） REG8＜=DIN ; else ____＜=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入选项：A．LOADB．DINC．QBD．REG8[6:0]

7.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：选项： A、LOAD B、DIN C、QB D、REG8[6:0]

8.module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if (RST) SHFT<=4'B0;else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是：? 右移移位寄存器异步清零同步清零左移移位寄存器

9.下面这段程序,描述正确的是( )。 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8'h00; //同步清0,低电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule 选项： A、同步置数、同步清零 B、异步置数、同步清零 C、同步置数、异步清零 D、异步置数、异步清零

10.阅读下列代码，回答问题：module shift_example (din,clk,load,rst,dout);input clk,rst,load;input [3:0] din;output dout;reg [3:0] tmp_reg;always@(posedge clk or negedge rst)begin if(rst==1'b0) tmp_reg<=4'b0000; else if(load==1'b1) tmp_reg<=din; else begin tmp_reg<=tmp_reg<<1; endend endmodule下列关于这个移位寄存器的说法正确的是（）。选项： A:异步复位，低电平有效；同步置数，高电平有效; B:异步复位，低电平有效；异步置数，高电平有效; C:同步复位，低电平有效；异步置数，高电平有效; D:同步复位，低电平有效；同步置数，高电平有效

11.选出右移移位寄存器选项： A:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter (input Dsi, input [3:0] In, input CLK, output reg [3:0] Q); always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter (input Dsi, input CLK,reset, output reg [3:0] Q); always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module

12.阅读下列代码，回答问题：module shift_example (din,clk,load,rst,dout);input clk,rst,load;input [3:0] din;output dout;reg [3:0] tmp_reg; always@(posedge clk or negedge rst)begin if(rst==1'b0) tmp_reg<=4'b0000; else if(load==1'b1) tmp_reg<=din; else begin tmp_reg<=tmp_reg<<1; endend endmodule下列关于这个移位寄存器的说法正确的是（）。 A: 异步复位，低电平有效；同步置数，高电平有效 B: 异步复位，低电平有效；异步置数，高电平有效 C: 同步复位，低电平有效；异步置数，高电平有效 D: 同步复位，低电平有效；同步置数，高电平有效

13.选出右移移位寄存器选项： A:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk)begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter(input Dsi,input [3:0] In,input CLK,output reg [3:0] Q);always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter(input Dsi,input CLK,reset,output reg [3:0] Q);always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module

14.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule

15.阅读下面代码，该移位寄存器的输入、输出方式属于（）。module shift_reg(din,clk,clr,q); input din,clk,clr;output reg [3:0] q;always@(posedge clk or negedge clr)begin if(clr==1'b0) q<;=4'b0000; else begin q<;={q[2:0],din}; endendmodule 选项： A、串行输入串行输出 B、串行输入并行输出 C、并行输入串行输出 D、并行输入并行输出

16.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效。; B:该计数器为同步使能，且低电平有效。; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数。

17.阅读下面代码，该移位寄存器的输入、输出方式属于（）。module shift_reg(din,clk,clr,q); input din,clk,clr;output reg [3:0] q;always@(posedge clk or negedge clr)begin if(clr==1'b0) q<=4'b0000; else begin q<={q[2:0],din}; endendmodule 选项： A、串行输入串行输出 B、串行输入并行输出 C、并行输入串行输出 D、并行输入并行输出

18.阅读下面计数器counter1的设计代码，关于这个计数器说法错误的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效; B:该计数器为同步使能，且高电平有效; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数

19.74HC161计数器的设计 module hc74161(clk,rst,load,D,Q,out); input clk,rst,load; input [3:0] D; output reg（1） Q; output reg out; always@(posedge clk,（2）rst) begin if(!rst) Q<=0; else begin if(!load) （3）; else begin if(Q==4'b1111) begin out<=1; （4）; end else begin （5）; out<=0; end end end end endmodule

20.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<;=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<;=din; else cnt<;=cnt+1'b1; end else;endendmodule 选项： A、该计数器为异步复位，且高电平有效。 B、该计数器为同步使能，且低电平有效。 C、该计数器可同步预置加载初始计数值din D、该计数器在满足使能条件且load为低电平时，才开始计数。

21.阅读下面计数器counter1的设计代码，关于这个计数器说法错误的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule A: 该计数器为异步复位，且高电平有效 B: 该计数器为同步使能，且高电平有效 C: 该计数器可同步预置加载初始计数值din D: 该计数器在满足使能条件且load为低电平时，才开始计数

22.下列代码描述的电路是什么？module test(CLK,RST,EN,COUT,DOUT,DATA); input CLK,EN,RST; input [16:0]DATA; output [15:0]DOUT; output reg COUT; reg[15:0]Q1; wire LOAD; assign DOUT=Q1; assign LOAD=!COUT; always @ (posedge CLK,negedge RST) begin if (!RST) Q1<=1'b0;else if(!LOAD) Q1<=DATA; else if(EN ) Q1<=Q1+1;end always @(Q1) if (Q1==16'hffff) COUT = 1'b1; else COUT =1'b0;endmodule选项： A:异步清零; B:异步置位; C:同步使能; D:16位二进制计数器