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相关试题
- 1.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） 选项： A:wire [3:0] sat; //sat为4位线网类型变量 B:reg [0:3] myreg; //myreg为4位寄存器类型变量 C:reg [15:0] memory; //memory为16位寄存器类型变量 D:reg [1:5] areg; //areg为4位寄存器类型变量
- 2.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- 3.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ）A.reg [0:3] myreg; //myreg为4位寄存器类型变量B.reg [1:5] areg; //areg为4位寄存器类型变量C.reg [15:0] memory; //memory为16位寄存器类型变量D.wire [3:0] sat; //sat为4位线网类型变量
- 4. 下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 A: reg[3:0] sat //sat为4位寄存器 B: reg cnt //cnt为1位寄存器 C: reg[3:0] mymen[63:0] //mymen为64个4位寄存器的数组 D: reg[5:0] dig //dig为4位寄存器
- 5.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是( )A、reg [3:0] sat //sat 为 4 位寄存器B、reg cnt //cnt 为 1 位寄存器C、reg [0:3] mymem [0:63] //mymem 为 64 个 4 位寄存器的数组D、reg [1:5] dig //dig 为 4 位寄存器
- 6.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A: reg 3:0] sat //sat 为 4 位寄存器 B: reg cnt //cnt 为 1 位寄存器 C: reg 0:3] mymem 0:63] //mymem 为 64 个 4 位寄存器的数组 D: reg 1:5] dig //dig 为 4 位寄存器
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7.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A:reg 3:0] sat //sat 为 4 位寄存器 B:
reg cnt //cnt 为 1 位寄存器
C:reg 0:3] mymem 0:63] //mymem 为 64 个 4 位寄存器的数组
D:reg 1:5] dig //dig 为 4 位寄存器
- 8.由连续赋值语句assign赋值的变量必须定义为（ ）数据类型。 选项： A、reg B、 wire C、integer D、memory
- 9.由连续赋值语句assign赋值的变量必须定义为（ ）数据类型。选项： A:reg; B: wire; C:integer; D:memory
- 10.由连续赋值语句assign赋值的变量必须定位为（ ）数据类型。选项： A:wire; B:reg; C:memory; D:integer
- 11.在连续赋值语句中被赋值的变量应该定义为哪种数据类型() 选项： A、wire B、reg C、time D、以上均可
- 12.在连续赋值语句中被赋值的变量应该定义为哪种数据类型( ) 选项： A、wire B、reg C、time D、以上均可
- 13.在连续赋值语句中被赋值的变量应该定义为哪种数据类型( )选项： A:wire; B:reg; C:time; D:以上均可
- 14.关于Verilog语言的数据类型的说法正确的是（ ）。选项： A:wire线网型表示硬件电路元件之间的物理连线。; B:当没有明确模块的输入、输出变量的数据类型时，默认其为位宽为1位的reg型变量。; C:reg型变量表示一个抽象的数据存储单元，只能在initial、always块内部被赋值。; D:存储器变量是由reg变量组成的数组。
- 15.下列数据类型声明错误的是（ ）。选项： A:wire [0:3] state;; B:wire data_i [2:0];; C:reg [2:0] C_mem [0:7]; ; D:reg m2 [15:0];
- 16.下列关于端口的变量类型的说法不正确的是()。A.所有端口信号默认为wire型变量B.输入端口只能是wire型变量；输出端口可以是wire型变量，也可以是reg型变量C.输出端口只能是reg类型D.若输出端口在过程块内赋值则为reg类型变量
- 17.reg [15:0] music [19:0];这句话表示为（ ）。选项： A:声明了一个存储器变量music。; B:music变量由16个reg型变量组成。; C:music变量由20个reg型变量组成。; D:music的每一个reg型变量都是16位。
- 18.reg[n-1:0] mema；与 reg mema [n-1:0] ；是相同的，都是定义了reg型变量。选项： A:对 B:错
- 19.硬件描述语言VerilogHDL中，wire语句用来定义reg类型的变量。（）
- 20.在verilog HDL语言中，线网类型信号定义时的关键词是_________。 选项： A、wire B、reg C、integer D、time
- 21.信号没有定义数据类型时，缺省为( )类型。 选项：A、tri B、reg C、wire D、real
