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- 1. 下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A、 reg[3:0] sat //sat为4位寄存器 B、 reg cnt //cnt为1位寄存器 C、 reg[3:0] mymen[63:0] //mymen为64个4位寄存器的数组 D、 reg[5:0] dig //dig为4位寄存器
- 2.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是( )A、reg [3:0] sat //sat 为 4 位寄存器B、reg cnt //cnt 为 1 位寄存器C、reg [0:3] mymem [0:63] //mymem 为 64 个 4 位寄存器的数组D、reg [1:5] dig //dig 为 4 位寄存器
- 3.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A: reg 3:0] sat //sat 为 4 位寄存器 B: reg cnt //cnt 为 1 位寄存器 C: reg 0:3] mymem 0:63] //mymem 为 64 个 4 位寄存器的数组 D: reg 1:5] dig //dig 为 4 位寄存器
- 4.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A、eg [3:0] sat //sat 为 4 位寄存器 B、eg cnt //cnt 为 1 位寄存器 C、eg [0:3] mymem [0:63] //mymem 为 64 个 4 位寄存器的数组 D、eg [1:5] dig //dig 为 4 位寄存器
- 5.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） 选项： A、reg [1:5] areg; //areg为4位寄存器类型变量 B、reg [15:0] memory; //memory为16位寄存器类型变量 C、wire [3:0] sat; //sat为4位线网类型变量 D、reg [0:3] myreg; //myreg为4位寄存器类型变量
- 6.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- 7.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现的功能为：选项： A:右移移位寄存器; B:左移移位寄存器; C:含同步并行预置功能; D:含异步并行预置功能
- 8.Verilog语言中的寄存器数据类型有 。 选项： A、reg B、integer C、register D、sela
- 9.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现的功能为：选项： A:右移移位寄存器; B:左移移位寄存器; C:含同步并行预置功能; D:含异步并行预置功能
- 10.下面程序执行结束后，reg1的值为（）。 reg1 := 0; q: reg1 := reg1 + 3; IF reg1 选项： A:0 B:3 C:5 D:6
- 11.已知时钟信号clkin的频率为50MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input clkin, rst;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clkin or negedge rst)begin if(!rst) begin cnt<=3'd0; clkout<=1'b0; end else if (cnt>=3'd4) begin cnt<=3'd0; clkout<=~clkout; end else cnt<=cnt+1'b1;endendmodule 选项： A:2.5MHz; B:20MHz; C:5MHz; D:10MHz
- 12.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现含同步并行预置功能的8位左移移位寄存器。选项： A:正确; B:错误
- 13. module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule 该程序实现的功能为： 选项：A、moduleSHFT1(CLK,LOAD,DIN,QB); B、 C、outputQB;inputCLK,LOAD; D、 E、input[7:0]DIN;reg[7:0]REG8; F、 G、always@(posedgeCLK) H、 I、if(LOAD)REG8<=DIN; J、 K、elseREG8[6:0]<=REG8[7:1]; L、 M、assignQB=REG8[0]; N、 O、endmodule P、 Q、该程序实现的功能为： R、 S、 A.左移移位寄存器B.含同步并行预置功能C.右移移位寄存器D.含异步并行预置功能
- 14.存储器可以由reg变量组成的数组描述， 例如：reg [0:3] MEM [0:63]; 表示MEM是一个由64个4位reg变量组成的数组。 下面赋值中错误的是（）。选项： A:reg [1:5] qburst; qburst=5'b11011;; B:reg hold_gnt [1:5]; hold_gnt=5'b11011;; C:reg [0:3] xp_rom [1:4]; xp_rom[1]=4'hA; xp_rom[2]=4'h8; xp_rom[3]=4'hF; xp_rom[4]=4'h2;; D:reg [7:0] mem_a [63:0], mem_b[63:0]; integer i; for(i=0;i<64; i=i+1) mem_ai=mem_b[i];
- 15.reg类型的数组通常用于描述存储器，reg[15:0]MEM[0:1023];定义存储器字的位数为A.1024B.16C.16384D.1040
- 16.下列语句正确的是（ ）选项： A:wire [7:0] a; wire [7:0] b; a ＜= b; B:wire [7:0] a; reg [7:0] b; a ＜= b; C:reg [7:0] a, reg [7:0] b; a = b; D:reg [7:0] a;reg [7:0] b;a ＜= b;
- 17.接上题，要实现该分频电路的功能，则(1)应为（ ）。module div2430(clk,clkout);input clk;output reg clkout;reg [10:0] cnt;always@(posedge clk)begin if(cnt== 11'b1214 ) (1) ; else cnt<=cnt+1'b1;endalways@(posedge clk)begin if(cnt== (2) ) (3) ; else;endendmodule;选项： A: cnt<=0;; B:clkout<=1'b0;; C:cnt<=1'b1;; D:cnt<=11'd1234;
- 18.下列数据类型声明错误的是（ ）。 选项： A、wire [0:3] state; B、wire data_i [2:0]; C、reg [2:0] C_mem [0:7]; D、reg m2 [15:0];
- 19. 下面定义存储器的语句格式是？ 选项： A、 reg [ 7:0] a; B、 mem [7:0] a; C、 reg [7:0] mem [7:0] ; D、 mem [7:0] reg [7:0];
- 20.下列数据类型声明错误的是（ ）。选项： A:wire [0:3] state;; B:wire data_i [2:0];; C:reg [2:0] C_mem [0:7]; ; D:reg m2 [15:0];
- 21.如何声明位宽为n的reg型变量c？（ ）。选项： A:reg [n-1:0] c; B:reg [n-1:1] c; C:reg (n-1:0) c; D:reg (n-1:1) c;
- 22.reg[n-1:0] mema；与 reg mema [n-1:0] ；是相同的，都是定义了reg型变量。选项： A:对 B:错
- 23.reg类型的数组通常用于描述存储器，reg[15:0]MEM[0:1023];定义存储器字的位数为 选项： A、1024 B、16 C、16384 D、1040
- 24.module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if (RST) SHFT<=4'B0;else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是：? 右移移位寄存器异步清零同步清零左移移位寄存器
