module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:

1.module SHFT1（CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ) if （LOAD) REG8＜=din ; else assign qb="REG8[0]" endmodule＞

2.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：选项： A:LOAD; B:DIN; C:QB; D:REG8[6:0]

3.module SHFT1(CLK,LOAD,DIN,QB);output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8;always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ;endmodule空格处应该填入：? DINLOADREG8[6:0]QB

4.module SHFT1(CLK,LOAD,DIN,QB);　 output QB;　input CLK,LOAD;　 input[7:0] DIN; reg[7:0]　REG8;　 always @(posedge CLK)if(LOAD)REG8=DIN ;（）else（）=REG8[7:1];　 assign QB = REG8[0] ;　 endmodule空格处应该填入：A.LOADB.DINC.QBD.REG8[6:0]

5.中国大学MOOC: module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：

6.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现含同步并行预置功能的8位左移移位寄存器。选项： A:正确; B:错误

7.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现的功能为：选项： A:右移移位寄存器; B:左移移位寄存器; C:含同步并行预置功能; D:含异步并行预置功能

8. ‏module SHFT1(CLK,LOAD,DIN,QB); ‌ ‏ output QB; input CLK,LOAD; ‌ ‏ input[7:0] DIN; reg[7:0] REG8; ‌ ‏ always @(posedge CLK ) ‌ ‏ if (LOAD) REG8<=DIN ; ‌ ‏ else REG8[6:0]<=REG8[7:1]; ‌ ‏ assign QB = REG8[0] ; ‌ ‏endmodule ‌ ‏该程序实现的功能为： ‌ ‏ 选项：A、‏moduleSHFT1(CLK,LOAD,DIN,QB); B、‌ C、‏outputQB;inputCLK,LOAD; D、‌ E、‏input[7:0]DIN;reg[7:0]REG8; F、‌ G、‏always@(posedgeCLK) H、‌ I、‏if(LOAD)REG8<=DIN; J、‌ K、‏elseREG8[6:0]<=REG8[7:1]; L、‌ M、‏assignQB=REG8[0]; N、‌ O、‏endmodule P、‌ Q、‏该程序实现的功能为： R、‌ S、‏ A.左移移位寄存器B.含同步并行预置功能C.右移移位寄存器D.含异步并行预置功能

9.以下代码描述的是:( ).module count(out,data,load,reset,clk);output[7:0] out; input[7:0] data;input load,clk,reset; reg[7:0] out;always @(posedge clk) begin if(!reset) out=8'h00; else if(load) out=data; else out=out+1; endendmodule

10.下列程序中。module counter1( out, cout, data, load, cin, clk);output [7:0] out;output cout;input [7:0] data;input load, cin, clk;reg [7:0] out;always @(posedge clk)beginif( load )out = data;elseout = out + cin;endassign cout= out & cin;endmoudle 选项： A、cout为向高位的进位, data为低位的进位, load是计数脉冲 B、 cout为低位的进位, data 数据输入, clk是计数脉冲 C、 cout是高位进位, cin是低位进位, clk是计数脉冲 D、 cout是数据输出, cin是数据输入, clk置数据控制

11.阅读下面计数器counter1的设计代码，关于这个计数器说法错误的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule 选项： A、该计数器为异步复位，且高电平有效 B、该计数器为同步使能，且高电平有效 C、该计数器可同步预置加载初始计数值din D、该计数器在满足使能条件且load为低电平时，才开始计数

12.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<;=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<;=din; else cnt<;=cnt+1'b1; end else;endendmodule 选项： A、该计数器为异步复位，且高电平有效。 B、该计数器为同步使能，且低电平有效。 C、该计数器可同步预置加载初始计数值din D、该计数器在满足使能条件且load为低电平时，才开始计数。

13.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<;=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<;=din; else cnt<;=cnt+1'b1; end else;endendmodule A: 该计数器为异步复位，且高电平有效。 B: 该计数器为同步使能，且低电平有效。 C: 该计数器可同步预置加载初始计数值din D: 该计数器在满足使能条件且load为低电平时，才开始计数。

14.下列代码描述的电路是什么？module test(CLK,RST,EN,COUT,DOUT,DATA); input CLK,EN,RST; input [16:0]DATA; output [15:0]DOUT; output reg COUT; reg[15:0]Q1; wire LOAD; assign DOUT=Q1; assign LOAD=!COUT; always @ (posedge CLK,negedge RST) begin if (!RST) Q1<=1'b0;else if(!LOAD) Q1<=DATA; else if(EN ) Q1<=Q1+1;end always @(Q1) if (Q1==16'hffff) COUT = 1'b1; else COUT =1'b0;endmodule 选项： A、异步清零 B、异步置位 C、同步使能 D、16位二进制计数器

15.阅读下面代码，该移位寄存器的输入、输出方式属于（）。module shift_reg(din,clk,clr,q); input din,clk,clr;output reg [3:0] q;always@(posedge clk or negedge clr)begin if(clr==1'b0) q<;=4'b0000; else begin q<;={q[2:0],din}; endendmodule A: 串行输入串行输出 B: 串行输入并行输出 C: 并行输入串行输出 D: 并行输入并行输出

16.阅读下面代码，该移位寄存器的输入、输出方式属于（）。module shift_reg(din,clk,clr,q); input din,clk,clr;output reg [3:0] q;always@(posedge clk or negedge clr)begin if(clr==1'b0) q<=4'b0000; else begin q<={q[2:0],din}; endendmodule 选项： A、串行输入串行输出 B、串行输入并行输出 C、并行输入串行输出 D、并行输入并行输出

17. 下面是带有复位和置数功能的4位二进制计数器，请把缺省的部分补充完整。module cnt4(clr,clk,en,load,data,cnt);input clr,clk,en,load;input （1） ;output [3:0]cnt;reg ____（2）______ cnt; always @(posedge clr or （3） clk) begin if(clr) cnt<= （4） ; else if(load)cnt<=data; else if(en)cnt<= （5） ; endendmodule

18.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule

19.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效。; B:该计数器为同步使能，且低电平有效。; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数。

20.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule

21.根据下面这段程序,下列说法错误的是( )。 module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input [3:0] DATA ; output [3:0] DOUT ; output COUT ; reg [3:0] Q1 ; reg COUT ; assign DOUT = Q1; always @(posedge CLK or negedge RST) begin if (!RST) Q1 <= 0; else if (EN) begin if (!LOAD) Q1 <= DATA; else if (Q1<9) Q1 <= Q1+1; else Q1 <= 4'b0000; end end always @(Q1) if (Q1==4'h9) COUT = 1'b1; else COUT = 1'b0; endmodule 选项： A、一个带有异步复位控制端和时钟使能控制端的10进制计数器 B、输入端口:CLK:时钟,RST:复位端,EN:时钟使能端,LOAD:置位控制端, DIN:置位数据端; C、输出端口:COUT:进位输出端,DOUT:计数输出端 D、该计数器可以计数到10

22.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效。; B:该计数器为同步使能，且低电平有效。; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数。

23.阅读下列代码，回答问题：module shift_example (din,clk,load,rst,dout);input clk,rst,load;input [3:0] din;output dout;reg [3:0] tmp_reg;always@(posedge clk or negedge rst)begin if(rst==1'b0) tmp_reg<=4'b0000; else if(load==1'b1) tmp_reg<=din; else begin tmp_reg<=tmp_reg<<1; endend endmodule下列关于这个移位寄存器的说法正确的是（）。选项： A:异步复位，低电平有效；同步置数，高电平有效; B:异步复位，低电平有效；异步置数，高电平有效; C:同步复位，低电平有效；异步置数，高电平有效; D:同步复位，低电平有效；同步置数，高电平有效

24.74HC161计数器的设计 module hc74161(clk,rst,load,D,Q,out); input clk,rst,load; input [3:0] D; output reg（1） Q; output reg out; always@(posedge clk,（2）rst) begin if(!rst) Q<=0; else begin if(!load) （3）; else begin if(Q==4'b1111) begin out<=1; （4）; end else begin （5）; out<=0; end end end end endmodule

25.根据程序描述的逻辑功能，下列说法正确的有： module Learn7_1(clk,CLR,LD,out); input clk,CLR,LD,data; output reg[3:0] out; always@(posedge clk or negedge CLR) begin if(!CLR) out<=0; else if(!LD) out<=data; else out<=out+1; end endmodule

module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入： 选项： A:LOAD B:DIN C:QB D:REG8[6:0]

module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：
选项：

A:LOAD
B:DIN
C:QB
D:REG8[6:0]