请在 下方输入 要搜索的题目：
推荐参考答案 (
由 搜题小帮手 官方老师解答 )
答案：
以下文字与答案无关
提示：有些试题内容 显示不完整,文字错误 或者 答案显示错误等问题，这是由于我们在扫描录入过程中 机器识别错误导致,人工逐条矫正总有遗漏，所以恳请 广大网友理解。
相关试题
- 1.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是( )A、reg [3:0] sat //sat 为 4 位寄存器B、reg cnt //cnt 为 1 位寄存器C、reg [0:3] mymem [0:63] //mymem 为 64 个 4 位寄存器的数组D、reg [1:5] dig //dig 为 4 位寄存器
- 2. 下列Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A、 reg[3:0] sat //sat为4位寄存器 B、 reg cnt //cnt为1位寄存器 C、 reg[3:0] mymen[63:0] //mymen为64个4位寄存器的数组 D、 reg[5:0] dig //dig为4位寄存器
- 3.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） 选项： A、reg [1:5] areg; //areg为4位寄存器类型变量 B、reg [15:0] memory; //memory为16位寄存器类型变量 C、wire [3:0] sat; //sat为4位线网类型变量 D、reg [0:3] myreg; //myreg为4位寄存器类型变量
- 4.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ） A: reg [1:5] areg; //areg为4位寄存器类型变量 B: reg [15:0] memory; //memory为16位寄存器类型变量 C: wire [3:0] sat; //sat为4位线网类型变量 D: reg [0:3] myreg; //myreg为4位寄存器类型变量
- 5.下列Verilog HDL语句中，数据类型定义与注释矛盾的是（ ）A.reg [0:3] myreg; //myreg为4位寄存器类型变量B.reg [1:5] areg; //areg为4位寄存器类型变量C.reg [15:0] memory; //memory为16位寄存器类型变量D.wire [3:0] sat; //sat为4位线网类型变量
- 6.存储器可以由reg变量组成的数组描述， 例如：reg [0:3] MEM [0:63]; 表示MEM是一个由64个4位reg变量组成的数组。 下面赋值中错误的是（）。选项： A:reg [1:5] qburst; qburst=5'b11011;; B:reg hold_gnt [1:5]; hold_gnt=5'b11011;; C:reg [0:3] xp_rom [1:4]; xp_rom[1]=4'hA; xp_rom[2]=4'h8; xp_rom[3]=4'hF; xp_rom[4]=4'h2;; D:reg [7:0] mem_a [63:0], mem_b[63:0]; integer i; for(i=0;i<64; i=i+1) mem_ai=mem_b[i];
-
7.根据下图所示的4位并行移位寄存器的IO引脚，关于该模块的定义代码（ ）是正确的。
选项： A、module shifit_reg4;input reg_in,clock;output reg_out;... ...endmodule B、module shifit_reg4;input [3:0] reg_in,clock;output[3:0] reg_out;... ...endmodule C、module shifit_reg4(reg_in,clock,reg_out)input [3:0] reg_in;input clock;output[3:0] reg_out;... ...endmodule D、module shifit_reg4(reg_in,clock,reg_out);input [3:0] reg_in;input clock;output[3:0] reg_out;... ...endmodule
- 8.指令“and al,0fh”执行后，正确的部分结果是： 选项： A、寄存器AL的低4位均为0 B、寄存器AL的低4位均为1 C、寄存器AL的高4位均为0 D、寄存器AL的高4位均为1
- 9.指令“and al,0fh”执行后，正确的部分结果是：选项： A:寄存器AL的低4位均为0; B:寄存器AL的低4位均为1; C:寄存器AL的高4位均为0; D:寄存器AL的高4位均为1
- 10.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现含同步并行预置功能的8位左移移位寄存器。选项： A:正确; B:错误
- 11.已知时钟信号clkin的频率为50MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input clkin, rst;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clkin or negedge rst)begin if(!rst) begin cnt<=3'd0; clkout<=1'b0; end else if (cnt>=3'd4) begin cnt<=3'd0; clkout<=~clkout; end else cnt<=cnt+1'b1;endendmodule 选项： A:2.5MHz; B:20MHz; C:5MHz; D:10MHz
- 12.下面程序执行结束后，reg1的值为（）。 reg1 := 0; q: reg1 := reg1 + 3; IF reg1 选项： A:0 B:3 C:5 D:6
- 13.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else REG8[6:0]<=REG8[7:1]; assign QB = REG8[0] ; endmodule该程序实现的功能为：选项： A:右移移位寄存器; B:左移移位寄存器; C:含同步并行预置功能; D:含异步并行预置功能
- 14.要求A寄存器A5、A3、A1被置1，则使B寄存器中与之对应的那些位为1，其余位为0，通过（ ）运算可以实现。选项： A:与; B:或; C:或非; D:异或
- 15.module CNT4(CLK,Q);output 3:0] Q; input CLK;reg__Q1 ; always @(posedge CLK)Q1 = Q1+1; assign Q = Q1;endmodule空格处应该填入:( ) 选项： A:3:0] B:CLK C:reg D:Q1
- 16.4位移位寄存器，现态Q0Q1Q2Q3为1100，经过左移1位后其次态为（ ）。 A: 0101 B: 1001 C: 0110 D: 1000 E: 1101
- 17.module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：选项： A:reg; B:CLK; C:Q1; D:[3:0]
- 18.module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if (RST) SHFT<=4'B0;else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是：? 右移移位寄存器异步清零同步清零左移移位寄存器
- 19.Vcomputer机器指令由4位十六进制数构成（1位操作码，3位操作数），其机器指令集如下表所示，其中，操作码为8的机器指令是条件跳转指令。若当前寄存器0中的值为10，寄存器1中的值为20，寄存器2中的值为10，则下列选项中的指令能使程序跳转到地址0A处执行的是（）【图片】 选项： A、820A B、810A C、8020 D、82A0
