下列Verilog HDL程序所描述电路功能是 . module ShiftReg (Q,Din,CP,CLR_); input Din; //Serial Data inputs input CP, nCR; //Clock and Clear output reg [3:0] Q; //Register output always @ (posedge CP or negedge nCR) if (!nCR) Q <= 4'b0000; else begin Q[3] <= Din; Q[2:0] <= Q[3:1]; endendmodule
选项：

A:移位寄存器
B:并行寄存器
C:计数器
D:分频器