以下Verilog HDL代码描述的是什么电路？module sr ( input wire clk,si,ld,reset,en, input wire [7:0]d, output reg [7:0]q ); always@(posedge clk, negedge reset) begin if(!reset) q <= 8'b0000_0000; else begin if(en) q <= {q[6:0],si}; if(ld) q <= d; end end endmodule
选项：

A:加法器
B:乘法器
C:计算器
D:移位寄存器