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- 1.module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if(RST)SHFT=4'B0;else begin SHFT=(SHFT1);SHFT[3]=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是：A.左移移位寄存器B.右移移位寄存器C.同步清零D.异步清零
- 2.module fdiv1(CLK,PM,D,DOUT,RST);input CLK, RST; ____ [3:0] D; output PM; output [3:0] DOUT;____ [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or ____ LD or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign ____=(Q1==4'b0000); assign PM=FULL; assign DOUT=Q1;endmodule空格处应该填入：A. LDB. posedgeC. inputD. reg（答案中以空格分隔 比如 D C A B）
- 3.module SHFT1（CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ) if （LOAD) REG8＜=din ; else assign qb="REG8[0]" endmodule＞
- 4.module SHFT1(CLK,LOAD,DIN,QB);output QB;input CLK,LOAD; input[7:0] DIN;reg[7:0] REG8;always @(posedge CLK ) if (LOAD) REG8<;=DIN ; else ____<;=REG8[7:1]; assign QB = REG8[0] ;endmodule空格处应该填入。 选项： A、REG8[6:0] B、 QB C、 DIN D、 LOAD
- 5.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入： 选项： A、LOAD B、DIN C、QB D、REG8[6:0]
- 6.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入： 选项： A、LOAD B、DIN C、QB D、REG8[6:0]
- 7.要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 8.要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 选项： A、@(posedge clk ) B、@(posedge clk or posedge rst or en) C、@(posedge clk or negedge rst) D、@(posedge clk or negedge rst or en)
- 9.要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 10.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1 1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：? 同步加载计数器同步清零加载计数器异步清零加载计数器异步加载计数器
- 11.同步加载计数器module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (____) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1;endmodule空格处应该填入：选项： A:RST; B:PM; C:LD; D:CLK
- 12.中国大学MOOC: module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：
- 13.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end else if(LD)begin Q1=D; FULL=1; end else begin Q1=Q1 1; FULL=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：A.同步加载计数器B.异步加载计数器C.同步清零加载计数器D.异步清零加载计数器
- 14.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：选项： A:同步加载计数器; B:异步加载计数器; C:同步清零加载计数器; D:异步清零加载计数器
- 15.module SHFT1（CLK,LOAD,DIN,QB）; output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @（posedge CLK ） if （LOAD） REG8＜=DIN ; else ____＜=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入 选项：A．LOADB．DINC．QBD．REG8[6:0]
- 16.module SHFT1(CLK,LOAD,DIN,QB); output QB; input CLK,LOAD; input[7:0] DIN; reg[7:0] REG8; always @(posedge CLK ) if (LOAD) REG8<=DIN ; else ____<=REG8[7:1]; assign QB = REG8[0] ; endmodule空格处应该填入：选项： A:LOAD; B:DIN; C:QB; D:REG8[6:0]
- 17.要设计带异步复位(低电平有效)和置位（高电平有效）、上升沿触发的D触发器：module dff_async(data,rst_n,set,clk,q);input data,rst_n,set,clk;output reg q;always@( ? )begin... ...endendmodule下面（ ）选项可用来代替？。选项： A:posedge clk or set or negedge rst_n; B:posedge clk ; C:posedge clk or posedge set ; D:posedge clk or posedge set or negedge rst_n
- 18.下列程序clk1为clk的（ ）分频module function(rst, clkin, clk1);input clkin, rst;output clk1;reg[2:0] m, n;reg clk1; always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) begin m<=0; clk1<=~clk1;end else m<=m+1; endendendmodule选项： A:五; B:四; C:十; D:八
- 19.已知时钟信号clkin的频率为100MHz的方波信号，clkout信号的占空比为？module function(rst, clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2; always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endend always @(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule 选项： A、10% B、20% C、40%Hz D、50%
- 20.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（ ）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<;=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<;=din; else cnt<;=cnt+1'b1; end else;endendmodule 选项： A、该计数器为异步复位，且高电平有效。 B、该计数器为同步使能，且低电平有效。 C、该计数器可同步预置加载初始计数值din D、该计数器在满足使能条件且load为低电平时，才开始计数。
