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由连续赋值语句assign赋值的变量必须定位为( )数据类型。
选项:
A:wire;
B:reg;
C:memory;
D:integer
赋值
语句
发布时间:
2024-05-17 00:03:05
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1.
在连续赋值语句中被赋值的变量应该定义为哪种数据类型( )选项: A:wire; B:reg; C:time; D:以上均可
2.
always语句中被赋值的变量必须是()型。选项: A:wire; B:reg; C:integer; D:存储器
3.
由持续赋值语句assign 赋值的变量必须定义为 。
4.
连续赋值语句assign用于对wire型变量赋值,是描述组合逻辑最常用的方法之一。选项: A:对 B:错
5.
在Verilog中,如果用过程语句给信号赋值,该信号必须定义成()型变量。 选项: A、reg或者integer B、input C、input reg D、output
6.
下列语句中,不属于并行语句的是( )。 选项: A、 always过程赋值语句 B、 assign连续赋值语句 C、 结构描述语句 D、 case语句
7.
在VerilogHDL语言中,下列说法正确的是() 选项:A、在assign语句中赋值的变量要定义为wireB、在always块中赋值的变量要定义为regC、reg变量一定被综合为寄存器D、always块只能用于描述时序逻辑
8.
下列Verilog HDL语句中,数据类型定义与注释矛盾的是( ) 选项: A、reg [1:5] areg; //areg为4位寄存器类型变量 B、reg [15:0] memory; //memory为16位寄存器类型变量 C、wire [3:0] sat; //sat为4位线网类型变量 D、reg [0:3] myreg; //myreg为4位寄存器类型变量
9.
在Verilog语言中对Always语句描述错误的是? 选项:A、wire类型变量可以在这个语句中被赋值 B、 @后敏感信号或表达式发生变化,语句就顺序执行一次 C、reg类型变量可以在这个语句中被赋值 D、总是循环重复执行
10.
在Verilog语言中对Always语句描述错误的是?选项: A:reg类型变量可以在这个语句中被赋值; B:总是循环重复执行; C: @后敏感信号或表达式发生变化,语句就顺序执行一次; D:wire类型变量可以在这个语句中被赋值
11.
在Verilog语言中对Always语句描述错误的是? 选项: A、reg类型变量可以在这个语句中被赋值 B、总是循环重复执行 C、 @后敏感信号或表达式发生变化,语句就顺序执行一次 D、wire类型变量可以在这个语句中被赋值
12.
信号没有定义数据类型时,缺省为 类型。 选项:A、reg B、wire C、integer D、不可用
13.
下列Verilog HDL语句中,数据类型定义与注释矛盾的是( )A.reg [0:3] myreg; //myreg为4位寄存器类型变量B.reg [1:5] areg; //areg为4位寄存器类型变量C.reg [15:0] memory; //memory为16位寄存器类型变量D.wire [3:0] sat; //sat为4位线网类型变量
14.
在Verilog语言中对Always语句描述错误的是?() 选项:A.@后敏感信号或表达式发生变化,语句就顺序执行一次B.wire类型变量可以在这个语句中被赋值C.reg类型变量可以在这个语句中被赋值D.总是循环重复执行
15.
在always块中的过程语句中,赋值符号左边的变量既可以为wire线网性,也可以是reg寄存器型。选项: A:正确; B:错误
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