针对该程序段下述描述正确的是ARCHITECTURE Behavioral OF D_VHDL ISsignal TMP: STD_LOGI

1.针对该程序段下述描述正确的是ARCHITECTURE Behavioral OF D_VHDL ISsignal TMP: STD_LOGIC;BEGIN PROCESS (clr,ena,clk,d_in) BEGIN IF clr='0' THEN TMP<='0'; ELSIF ena='0' THEN TMP<='1'; ELSIF(clk'EVENT AND clk ='1')THEN TMP <= d_in; END IF; END PROCESS;q<= TMP; nq<= not TMP;END Behavioral;选项： A:上述都不对; B:同步清零异步使能; C:异步清零同步使能; D:用进程描述具有清零功能、上升沿触发的D触发器

2.某同学设计的VHDL部分源码如下，试问下述描述正确的是PROCESS (clk, clr,tmp) BEGIN IF clr = '1' THEN tmp <= "0000"; ELSIF (clk'EVENT AND clk = '1') THEN IF ena= '1' THEN IF (tmp="1000") THEN tmp<="0000"; ELSE tmp <=tmp+'1'; END IF; END IF; END IF; q<=tmp; END PROCESS; A: tmp需定义为signal tmp: STD_LOGIC_VECTOR(3 downto 0); B: 实现10进制计数 C: clr同步清零 D: ena异步使能

3.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; A: 上述都不准确 B: clk'event AND clk='1'表示下降沿 C: clk上升沿计数加1 D: rst为0时实现异步清零

4.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项： A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零

5.下面程序描述的是 D触发器。[br][/br] LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF3 IS PORT (CLK, RST, D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ENTITY ; ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1 : STD_LOGIC ; BEGIN PROCESS (CLK, RST, Q1) BEGIN IF RST = ‘0’ THEN Q1 <= ‘0’ ; ELSIF CLK'EVENT AND CLK = '1' THEN Q1 <= D ; END IF; END PROCESS ; Q <= Q1 ; END bhv; 选项： A、高电平同步复位 B、低电平同步复位 C、高电平异步复位 D、低电平异步复位

6.六、设计题:根据要求设计电路,写出设计步骤(8 10 10=28分)1. （8分）右图为的带有异步复位端的T触发器：1）写出该T触发器的特性表；(2分)2）写出描述该T触发器的VHDL源程序。(6分)word/media/image3.png解：1）上图T触发器为上升沿触发的边沿T触发器，带有异步复位端，其功能表如下：RD’ T QQ* 0 X X1 0 01 0 11 1 01 1 1001102）根据以上功能表，得VHDL程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tff IS PORT(clr, clk, t: IN STD_LOGIC; q: BUFFER STD_LOGIC);END tff;ARCHITECTURE rtl OF tff ISBEGIN PROCESS(clr, clk) BEGIN IF (clr=’0’) THEN q<=0; ELSIF(clk ’EVENT AND clk=‘1’) THEN IF(t=’0’) THEN q<=q; ELSE q<=NOT(q); END IF; END IF; END PROCESS;END rtl;

7. (程序分析题, 5分)分析下面程序功能，并说明工作过程LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SCOUNT IS PORT ( CLK: IN STD_LOGIC; CLR: IN STD_LOGIC; D: IN STD_LOGIC; Q: BUFFER STD_LOGIC_VECTOR (7 DOWNTO 0));END SCOUNT;ARCHITECTURE a OF SCOUNT IS BEGINProcess(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN IF CLR='0' THEN Q<="00000000"; ELSIF D='1' THEN Q<=Q+1; ELSE Q<=Q-1; END IF; END IF; END PROCESS;END a;

8.下面程序中，端口RST、EN、Q、COUT的功能作用分别是、、、。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS[br][/br] PORT(CLK,RST,EN : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ； COUT : OUT STD_LOGIC) ; END CNT10; ARCHITECTRUE behav OF CNT10 IS[br][/br] BEGIN PROCESS (CLK,RST,EN) VARIABLE Q1: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=‘1’ THEN Q1 := (OTHERS => ‘0’); ELSIF CLK’EVENT AND CLK=‘1’ THEN IF EN=‘1’ THEN IF Q1 [ 11 THEN Q1 := CQI+ 1 ; ELSE Q1 :=(OTHERS =]‘0’); END IF; END IF; END IF; IF Q1=11 THEN COUT<='1'; ELSE COUT<='0'; END IF; Q <= Q1; END PROCESS; END behav; 选项： A、同步使能输入、异步复位输入、状态输出、进位输出 B、同步使能输入、异步复位输入、进位输出、状态输出 C、异步复位输入、同步使能输入、状态输出、进位输出 D、异步复位输入、同步使能输入、进位输出、状态输出

9.阅读下列代码，回答问题：module shift_example (din,clk,load,rst,dout);input clk,rst,load;input [3:0] din;output dout;reg [3:0] tmp_reg;always@(posedge clk or negedge rst)begin if(rst==1'b0) tmp_reg<=4'b0000; else if(load==1'b1) tmp_reg<=din; else begin tmp_reg<=tmp_reg<<1; endend endmodule下列关于这个移位寄存器的说法正确的是（）。选项： A:异步复位，低电平有效；同步置数，高电平有效; B:异步复位，低电平有效；异步置数，高电平有效; C:同步复位，低电平有效；异步置数，高电平有效; D:同步复位，低电平有效；同步置数，高电平有效

10.下列程序实现的功能描述正确的是（）module example(q,d,clock，clr);input d,clock;output q;reg q;always@(posedge clock，negedge clr)begin if(clr==0) q<=0; else q <= d;endendmodule选项： A:异步清零上升沿触发的D触发器; B:异步清零下降沿触发的D触发器; C:同步清零上升沿触发的D触发器; D:同步清零下降沿触发的D触发器

11.下面这段程序,描述正确的是( )。 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8'h00; //同步清0,低电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule 选项： A、同步置数、同步清零 B、异步置数、同步清零 C、同步置数、异步清零 D、异步置数、异步清零

12. (程序分析题, 5分)分析说明以下程序功能LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 IS PORT(CLK,CLRN,ENA,LDN : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR(5 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR(5 DOWNTO 0); COUT : OUT STD_LOGIC); --进位端END CNT60;ARCHITECTURE one OF CNT60 IS SIGNAL TEMPQ : STD_LOGIC_VECTOR(5 DOWNTO 0) :="000000"; BEGIN PROCESS(CLK,CLRN,ENA,LDN) BEGIN IF CLRN='0' THEN TEMPQ<="000000"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN TEMPQ<=D; ELSE IF ENA='1' THEN IF TEMPQ<59 THEN TEMPQ<=TEMPQ+1; ELSE TEMPQ<="000000"; END IF; END IF; END IF; END IF; Q<=TEMPQ; END PROCESS; COUT<=NOT (TEMPQ(0) AND TEMPQ(1) AND TEMPQ(3) AND TEMPQ(4) AND TEMPQ(5));END one;

13.进程PROCESS(CLK)BEGIN IFCLK=‘1’THEN Q<=D 和进程PROCESS(CLK,D)BEGIN IF CLK=‘1’THEN Q<=D，描述的都是上升沿触发的D触发器

14.分析如下VHDL语言源程序，确定电路的功能。 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT ISPORT(EN,CLR,LD,CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END CNT;ARCHITECTURE BEHA OF CNT ISSIGNAL QTEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK ,CLR,LD)BEGINIF CLR='1' THEN QTEMP<="0000"; ELSIF (CLK'EVENT AND CLK='1') THEN IF LD='1' THEN QTEMP<="0000"; ELSIF EN='1' THEN IF QTEMP="0000" THEN QTEMP<="0100";ELSE QTEMP<= QTEMP -1; END IF;END IF;END IF;Q<=QTEMP;END PROCESS;END BEHA; 选项： A、4进制加法计数器 B、5进制加法计数器 C、4进制减法计数器 D、5进制减法计数器

15.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1 1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：? 同步加载计数器同步清零加载计数器异步清零加载计数器异步加载计数器

16.以下程序描述的功能是（）architecture rhg of fen is signal cnt:integer range 0 to 5; begin process(ck) begin if ck'event and ck='1' then cnt<=cnt+1; if cnt=5 then clk<=not clk; cnt<=0; end if; end if; end process;end rhg;选项： A:10分频; B:5分频; C:12分频; D:6分频

17.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：选项： A:同步加载计数器; B:异步加载计数器; C:同步清零加载计数器; D:异步清零加载计数器

18.下列可以在测试平台中产生周期为20个时间单位的对称方波信号的是（）选项： A:initial begin clk=0; #10 clk=1; end B:initial begin clk=0; forever #10 clk=~clk; end C:initial begin clk=0; forever #20 clk=~clk; end D:always begin #10 clk=0; #10 clk=1; end

19. 执行以下程序段后，若当前q为120，则下一个时钟信号上升沿到来之后，输出q的值是_____________。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnta is generic(N:integer :=8); port(clk:in std_logic;--时钟信号输入端口 q:buffer std_logic_vector(N-1 downto 0));--计数结果输出端口end cnta;architecture one of cnta isbegin process(clk) begin if(clk'event and clk='1')then q <= q - 1; end if; end process;end one; 选项： A、 120 B、 121 C、 119 D、 0 E、没有正确答案

20.PROCESS(clk) VARIABLE qtmp: STD_LOGIC_VECTOR(7 DOWNTO0); BEGIN IF clk'event AND clk='1' THEN IF clr='0' THEN qtmp____"00000000"; 选项： A:=> B:>= C::= D:<=

21.某同学设计的VHDL部分源码如下，试问下述描述正确的是【b 】P1:process (clk_in) variable cnt: natural range 0 to 19; begin if rising_edge(clk_in) then if cnt=div_num then cnt:=0; elsif cnt<=div_num/2 then clk_out<='0'; cnt:=cnt+1; else clk_out<='1'; cnt:=cnt+1; end if; end if; end process P1;选项： A:以上都不准确; B:实现10分频功能; C:div_num在port内定义为in ; D:rising_edge(clk_in)表示下边沿

22.语句组“ PROCESS(CLK，COUNT) IS... END PROCESS”的“IF CLK'EVENT AND CLK='1' THEN......ENDIF”语句的作用是（）选项： A:同步控制 B:去毛刺 C:异步控制

23.下列代码描述的电路是什么？module test(CLK,RST,EN,COUT,DOUT,DATA); input CLK,EN,RST; input [16:0]DATA; output [15:0]DOUT; output reg COUT; reg[15:0]Q1; wire LOAD; assign DOUT=Q1; assign LOAD=!COUT; always @ (posedge CLK,negedge RST) begin if (!RST) Q1<=1'b0;else if(!LOAD) Q1<=DATA; else if(EN ) Q1<=Q1+1;end always @(Q1) if (Q1==16'hffff) COUT = 1'b1; else COUT =1'b0;endmodule选项： A:异步清零; B:异步置位; C:同步使能; D:16位二进制计数器