某同学设计的VHDL部分源码如下,试问下述描述正确的是PROCESS (clk, clr,tmp) BEGIN IF clr = '1' THEN tmp <= "0000"; ELSIF (clk'EVENT AND clk = '1') THEN IF ena= '1' THEN IF (tmp="1000") THEN tmp<="0000"; ELSE tmp <=tmp+'1'; END IF; END IF; END IF; q<=tmp; END PROCESS;
A: tmp需定义为signal tmp: STD_LOGIC_VECTOR(3 downto 0);
B: 实现10进制计数
C: clr同步清零
D: ena异步使能
发布时间:2024-06-09 15:35:03