分析如下VHDL语言源程序，确定电路的功能。 LIBRARY IEEE;USE IEE
E:STD_LOGIC_1164.ALL;USE IEE
E:STD_LOGIC_ARITH.ALL;USE IEE
E:STD_LOGIC_UNSIGNE
D:ALL;ENTITY CNT ISPORT(EN,CLR,LD,CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END CNT;ARCHITECTURE BEHA OF CNT ISSIGNAL QTEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CLK ,CLR,LD)BEGINIF CLR='1' THEN QTEMP<="0000"; ELSIF (CLK'EVENT AND CLK='1') THEN IF LD='1' THEN QTEMP<="0000"; ELSIF EN='1' THEN IF QTEMP="0000" THEN QTEMP<="0100";ELSE QTEMP<= QTEMP -1; END IF;END IF;END IF;Q<=QTEMP;END PROCESS;END BEHA;
选项：

A:4进制加法计数器
B:5进制加法计数器
C:4进制减法计数器
D:5进制减法计数器