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相关试题
- 1.在Verilog语言中关于initial语句不正确的是？A．用于给寄存器赋初值B．总是循环重复执行C．不能被逻辑综合工具支持D．常用于仿真模块中对激励向量的描述
- 2.在Verilog语言中关于initial语句不正确的是？ 选项： A、 常用于仿真模块中对激励向量的描述 B、 总是循环重复执行 C、 用于给寄存器赋初值 D、不能被逻辑综合工具支持
- 3.【单选题】在Verilog语言中关于initial语句不正确的是? 选项：A、常用于仿真模块中对激励向量的描述B、总是循环重复执行C、用于给寄存器赋初值D、不能被逻辑综合工具支持
- 4.在Verilog HDL中，对于initial语句描述正确的是______________。 选项： A、initial语句可以执行多次。 B、initial语句只能用在行为级描述中，不能用在数据流描述中。 C、initial只用于仿真模块对激励向量的描述。 D、initial语句可以为寄存器变量分配初值。
- 5.下面关于initial语句描述，正确的说法是（）。 选项： A、initial语句只能用于仿真模块对激励向量的描述。 B、initial语句可用于对网络和变量类型进行初始化。 C、initial语句可执行多次。 D、initial语句可用于对寄存器变量分配初值。
- 6.在Verilog语言中对Always语句描述错误的是？ A. wire类型变量可以在这个语句中被赋值 B. 总是循环重复执行 C. reg类型变量可以在这个语句中被赋值 D. @后敏感信号或表达式发生变化，语句就顺序执行一次
- 7.Verilog硬件描述语言中，可以循环执行的过程语句是？ 选项： A、always B、initial C、fork-join D、begin-end
- 8.在使用Verilog HDL时，initial语句用于_____________。
- 9.关于always过程块的说法正确的是（ ）A.always语句主要用于对硬件电路的行为功能进行描述，不能用在仿真测试模块中。B.只要敏感事件表中的事件发生变化就会执行always语句块。C.在always块中，当过程赋值语句有两条语句时可以不用begin end界定。D.在always块中的过程赋值语句中，赋值符号左边的变量必须被定义成寄存器类型。
- 10.关于Verilog语言中的always语句不正确的是？? 只有reg类型数据可以在这个语句中被赋值|@后敏感信号的值发生变化，语句就顺序执行一次|总是循环重复执行|只有wire类型数据可以在这个语句中被赋值
- 11.关于Verilog语言中的always语句不正确的是？? 只有reg类型数据可以在这个语句中被赋值@后敏感信号的值发生变化，语句就顺序执行一次总是循环重复执行只有wire类型数据可以在这个语句中被赋值
- 12.在Verilog语言中对Always语句描述错误的是？A．@后敏感信号或表达式发生变化，语句就顺序执行一次B．reg类型变量可以在这个语句中被赋值C．wire类型变量可以在这个语句中被赋值D．总是循环重复执行
- 13.在Verilog语言中对Always语句描述错误的是？ 选项： A、reg类型变量可以在这个语句中被赋值 B、总是循环重复执行 C、 @后敏感信号或表达式发生变化，语句就顺序执行一次 D、wire类型变量可以在这个语句中被赋值
- 14.在Verilog语言中对Always语句描述错误的是？ A: reg类型变量可以在这个语句中被赋值 B: 总是循环重复执行 C: @后敏感信号或表达式发生变化，语句就顺序执行一次 D: wire类型变量可以在这个语句中被赋值
- 15.在Verilog语言中对Always语句描述错误的是？ 选项：A．reg类型变量可以在这个语句中被赋值B．总是循环重复执行C．@后敏感信号或表达式发生变化，语句就顺序执行一次D．wire类型变量可以在这个语句中被赋值
- 16.在Verilog语言中对Always语句描述错误的是？ 选项：A、wire类型变量可以在这个语句中被赋值 B、 @后敏感信号或表达式发生变化，语句就顺序执行一次 C、reg类型变量可以在这个语句中被赋值 D、总是循环重复执行
- 17.在Verilog语言中对Always语句描述错误的是？选项： A:reg类型变量可以在这个语句中被赋值; B:总是循环重复执行; C: @后敏感信号或表达式发生变化，语句就顺序执行一次; D:wire类型变量可以在这个语句中被赋值
- 18.在Verilog语言中对Always语句描述错误的是？ 选项： A、reg类型变量可以在这个语句中被赋值 B、总是循环重复执行 C、@后敏感信号或表达式发生变化，语句就顺序执行一次 D、wire类型变量可以在这个语句中被赋值
- 19. 关于Verilog语言中的always语句不正确的是？选项： A:只有reg类型数据可以在这个语句中被赋值; B:总是循环重复执行; C:@后敏感信号的值发生变化，语句就顺序执行一次; D:只有wire类型数据可以在这个语句中被赋值
- 20. 关于Verilog语言中的always语句不正确的是？ 选项： A、只有reg类型数据可以在这个语句中被赋值 B、总是循环重复执行 C、@后敏感信号的值发生变化，语句就顺序执行一次 D、只有wire类型数据可以在这个语句中被赋值
- 21. 关于Verilog语言中的always语句不正确的是？ 选项： A、只有reg类型数据可以在这个语句中被赋值 B、总是循环重复执行 C、@后敏感信号的值发生变化，语句就顺序执行一次 D、只有wire类型数据可以在这个语句中被赋值
- 22.在Verilog HDL中，有些语句可综合，有些语句不可综合，下列属于可综合语句的是（ ） 选项： A:初始化语句initial B:延时描述语句，比如#50 C:循环次数不确定的循环语句 D:没有书写default选项的case语句
