关于Verilog语言中的always语句不正确的是?? 只有reg类型数据可以在这个语句中被赋值@后敏感信号的值发生变化,语句就顺序执行一次总是循环重复执行只有wire类型数据可以在这个语句中被赋值 赋值 发生变化 总是 发布时间:2024-04-21 11:37:28