在Verilog语言中对Always语句描述错误的是? 选项:A:reg类型变量可以在这个语句中被赋值B:总是循环重复执行C:@后敏感信号或表达式发生变化,语句就顺序执行一次D:wire类型变量可以在这个语句中被赋值 赋值 发生变化 表达式 发布时间:2024-04-21 11:37:28