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initial语句常用于仿真中的初始化,会被多次执行。
选项:
A:正确
B:错误
发布时间:
2024-05-19 12:23:19
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1.
initial语句常用于仿真中的初始化,会被多次执行。选项: A:正确; B:错误
2.
下面关于initial语句描述,正确的说法是()。选项: A:initial语句只能用于仿真模块对激励向量的描述。; B:initial语句可用于对网络和变量类型进行初始化。; C:initial语句可执行多次。; D:initial语句可用于对寄存器变量分配初值。
3.
下面关于initial语句描述,正确的说法是()。 选项: A、initial语句只能用于仿真模块对激励向量的描述。 B、initial语句可用于对网络和变量类型进行初始化。 C、initial语句可执行多次。 D、initial语句可用于对寄存器变量分配初值。
4.
在Verilog HDL中,对于initial语句描述正确的是______________。 选项: A、initial语句可以执行多次。 B、initial语句只能用在行为级描述中,不能用在数据流描述中。 C、initial只用于仿真模块对激励向量的描述。 D、initial语句可以为寄存器变量分配初值。
5.
initial语句可用于给存储器设置初值选项: A:正确; B:错误
6.
在Verilog HDL的module代码中连续赋值语句、initial块语句、always块语句是并行执行的。 选项: A、正确 B、错误
7.
关于 break 语句,下面哪一种说法是错误的?选项: A: break 语句可用于循环体内,终止循环语句的执行; B: break 语句可用于 if 体内,终止 if 语句的执行; C: break 语句可用于 switch 体内,终止 switch 语句的执行; D:在一个循环体内,break 语句可以出现多次。
8.
在某测试平台中有如下语句: initial begin testa=0; #10 testa=1; $stop; end下列说法错误的是( ) 选项: A:initial语句用于变量的初始化 B:#50表示延时50个时间单位 C:$stop用于结束仿真过程 D:测试信号testa在上电时值为0,10个时间单位后变为1
9.
如果try语句块中的所有语句能正常执行,没有发生异常,那么catch语句块中的所有语句都不会被执行。 ( ) 选项: A、正确 B、错误
10.
initial语句,说法错误的是( ) 选项: A、在模拟的0时刻开始执行 B、这是一种过程结构语句 C、可用于给实际电路赋初值 D、在仿真过程中只执行一次
11.
下列( )语句是并行执行的。选项: A:连续赋值语句; B: initial块语句; C:always块语句; D:实例引用语句
12.
EXEC语句用于调用执行存储过程。选项: A:正确; B:错误
13.
在Verilog语言中关于initial语句不正确的是? 答案: 总是循环重复执行
14.
下列( )语句是并行执行的。选项: A:连续赋值语句; B: initial块语句; C:always块语句; D:块语句中begin ... end之间的语句
15.
下列( )是并行执行的。选项: A:连续赋值语句; B:initial块语句; C:always块语句; D:块语句中begin。。。end之间的语句
16.
对于 initial 语句,说法错误的是 选项: A: 在仿真过程中只执行一次 B: 这是一种过程结构语句 C: 在模拟的 0 时刻开始 D: 可用于给实际电路赋初值
17.
initial语句可用于给存储器设置初值
18.
仿珍珠的钻孔处常皱起。选项: A:正确; B:错误
19.
循环结构用于控制语句或者语句段落的多次执行,一般有两种基本形式:( )和条件循环
20.
在Verilog语言中关于initial语句不正确的是? 选项: A、 常用于仿真模块中对激励向量的描述 B、 总是循环重复执行 C、 用于给寄存器赋初值 D、不能被逻辑综合工具支持
21.
在Verilog语言中关于initial语句不正确的是? 选项: A、常用于仿真模块中对激励向量的描述 B、总是循环重复执行 C、用于给寄存器赋初值 D、不能被逻辑综合工具支持
22.
在Verilog HDL中,有些语句可综合,有些语句不可综合,下列属于可综合语句的是( ) 选项: A:初始化语句initial B:延时描述语句,比如#50 C:循环次数不确定的循环语句 D:没有书写default选项的case语句
23.
在Verilog语言中关于initial语句不正确的是? A: 常用于仿真模块中对激励向量的描述 B: 总是循环重复执行 C: 用于给寄存器赋初值 D: 不能被逻辑综合工具支持
24.
reg型变量只能在initial或always语句内部被赋值。 选项: A、正确 B、错误
25.
Verilog硬件描述语言中,顺序执行的语句块是? A: always语句块 B: begin-end语句块 C: fork-join语句块 D: initial语句块
26.
【单选题】在Verilog语言中关于initial语句不正确的是? 选项:A、常用于仿真模块中对激励向量的描述B、总是循环重复执行C、用于给寄存器赋初值D、不能被逻辑综合工具支持
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