在Verilog语言中关于initial语句不正确的是?
A: 常用于仿真模块中对激励向量的描述
B: 总是循环重复执行
C: 用于给寄存器赋初值
D: 不能被逻辑综合工具支持
发布时间:2024-04-21 11:39:04
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