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reg型变量只能在initial或always语句内部被赋值。
选项:
A:正确
B:错误
赋值
语句
变量
发布时间:
2024-05-09 22:00:58
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1.
由持续赋值语句assign赋值的变量必须定义为 ,在always过程语句中被赋值的变量必须定义为reg。
2.
Verilog HDL语法中,可以在always语句块中赋值的变量类型是?A.reg型B.wire型
3.
关于 always 语句,说法正确的是( )。A.always的敏感列表中不能有多个敏感电平B.任何在always块中被赋值的变量都必须是reg型C.可以在一个always块中同时使用阻塞赋值和非阻塞赋值D.可以在不同的always块中给同一个变量赋值
4.
在Verilog语言中对Always语句描述错误的是? 选项: A、reg类型变量可以在这个语句中被赋值 B、总是循环重复执行 C、 @后敏感信号或表达式发生变化,语句就顺序执行一次 D、wire类型变量可以在这个语句中被赋值
5.
过程赋值只能用在always块或initial块中.选项: A:正确; B:错误
6.
在Verilog语言中对Always语句描述错误的是? 选项:A.reg类型变量可以在这个语句中被赋值B.总是循环重复执行C.@后敏感信号或表达式发生变化,语句就顺序执行一次D.wire类型变量可以在这个语句中被赋值
7.
在Verilog语言中对Always语句描述错误的是?() 选项:A.@后敏感信号或表达式发生变化,语句就顺序执行一次B.wire类型变量可以在这个语句中被赋值C.reg类型变量可以在这个语句中被赋值D.总是循环重复执行
8.
在Verilog语言中对Always语句描述错误的是?A.@后敏感信号或表达式发生变化,语句就顺序执行一次B.reg类型变量可以在这个语句中被赋值C.wire类型变量可以在这个语句中被赋值D.总是循环重复执行
9.
在Verilog语言中对Always语句描述错误的是?A.reg类型变量可以在这个语句中被赋值B.总是循环重复执行C.@后敏感信号或表达式发生变化,语句就顺序执行一次D.wire类型变量可以在这个语句中被赋值
10.
下列说法错误的是()选项: A:输入端口变量数据类型必须是wire型; B:wire型变量必须用assign关键字进行赋值; C:输出端口变量数据类型可以是wire型也可以是reg型; D:wire型变量可在always块中赋值
11.
Verilog可以在多个always模块中对一个reg型的数据进行赋值选项: A:正确; B:错误
12.
在Verilog中,如果在过程语句中给某个信号赋值,则该信号必须定义成()型变量。 选项: A、 input reg B、 output C、 reg D、 output reg
13.
下列( )语句是并行执行的。选项: A:连续赋值语句; B: initial块语句; C:always块语句; D:实例引用语句
14.
在过程赋值语句always语句块里赋值,称为过程赋值,always@ 后面的括号里是敏感列表,如下用持续赋值语句描述了一个异或门电路,与它等价的过程赋值语句是()input wire a,b;output wire c;assign c = a^b;选项: A:input wire a,b;output reg c;always@(a,b) assign c = a^b;; B:input wire a,b;output wire c;always@(a and b) assign c = a^b;; C:input wire a,b;output reg c;always@ * assign c = a^b;; D:input wire a,b;output logic c;always_comb assign c = a^b;
15.
下列( )语句是并行执行的。选项: A:连续赋值语句; B: initial块语句; C:always块语句; D:块语句中begin ... end之间的语句
16.
下列程序中的4个赋值语句完成赋值时刻正确的是()。 initial begin #15 reg_a = 16’b0; #10 reg_b[15:13] <= {x, y, z}; #5 reg_c[2] <= 1’b1; count = count + 1; end
17.
由连续赋值语句assign赋值的变量必须定义为( )数据类型。 选项: A、reg B、 wire C、integer D、memory
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