module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A,B ) if (A==0) if (B==0) Q=0; else Q=1;endmodule其中,else Q=1;与哪句语句对应:
选项:
A:always @(A,B )
B:if (A==0)
C:if (B==0) Q=0;
D:endmodule
发布时间:2024-06-22 23:33:44