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module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B ) if (A==0) begin if(B==0) Q=0; end else Q=1;endmodule其中，else Q=1;与哪句语句对应：
选项：

A:always @(A,B )
B:if (A==0)
C:if (B==0) Q=0;
D:endmodule

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发布时间：2024-06-22 23:33:44

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1.中国大学MOOC: module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B ) if (A==0) begin if(B==0) Q=0; end else Q=1;endmodule其中，else Q=1;与哪句语句对应：
2.module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A,B ) if (A==0) if (B==0) Q=0; else Q=1;endmodule其中，else Q=1;与哪句语句对应：选项： A、always @(A,B ) B、if (A==0) C、if (B==0) Q=0; D、endmodule
3.选出右移移位寄存器选项： A:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter ( input Dsi, input CLK, output reg [3:0] Q); always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter ( input Dsi, input CLK, output reg [0:3] Q); always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter (input Dsi, input [3:0] In, input CLK, output reg [3:0] Q); always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter (input Dsi, input CLK,reset, output reg [3:0] Q); always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module
4.选出右移移位寄存器选项： A:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<= Dsi; Q[2]<=Q[3]; Q[1]<=Q[2]; Q[0]<=Q[1];end endmodule; B:module Shifter( input Dsi,input CLK,output reg [3:0] Q);always@(posedeg clk) begin Q[3]<=Q[2]; Q[2]<=Q[1]; Q[1]<=Q[0]; Q[0]<=Dsi; end endmodule; C:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk)begin Q[0]<= Dsi; Q[1]<=Q[0]; Q[2]<=Q[1]; Q[3]<=Q[2]; end endmodule; D:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={ Dsi,Q[0:2]};endmodule; E:module Shifter( input Dsi,input CLK,output reg [0:3] Q);always@(posedeg clk) Q[0:3]<={Q[1:3],Dsi};endmodule; F:module Shifter(input Dsi,input [3:0] In,input CLK,output reg [3:0] Q);always@(posedeg clk) if(Load) Q<= In; else Q<={Dsi,Q[3:1]};endmodule; G:module Shifter(input Dsi,input CLK,reset,output reg [3:0] Q);always@(posedge clk or posedge reset) if(reset) Q<= 4'b1000;else Q<={Q[2:0],Q[3]}; end module
5.选出正确的带复位控制的触发器选项： A:module D_FF ( input D,Clock,reset, output reg Q); always@(Posedge Clock or reset) if ( reset==1) Q <=0; else Q <=D; endmodule; B:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or posedge reset) if ( reset==1) Q <=0; else Q <=D; endmodule; C:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or negedge reset) if ( reset==1) Q <=0; else Q <=D; endmodule; D:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or posedeg reset) if ( reset==0) Q <=0; else Q <=D; endmodule; E:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or reset) if ( reset==1) Q <=0; else Q <=D; endmodule; F:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or reset) if ( reset==0) Q <=0; else Q <=D; endmodule; G:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock) if ( reset==1) Q <=0; else Q <=D; endmodule
6.选出正确的带复位控制的触发器选项： A:module D_FF ( input D,Clock,reset, output reg Q); always@(Posedge Clock or reset) if ( reset==1) Q <=0; else Q <=D; endmodule; B:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or posedge reset) if ( reset==1) Q <=0; else Q <=D; endmodule; C:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or negedge reset) if ( reset==1) Q <=0; else Q <=D; endmodule; D:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or posedeg reset) if ( reset==0) Q <=0; else Q <=D; endmodule; E:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock or reset) if ( reset==1) Q <=0; else Q <=D; endmodule; F:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock) if ( reset==0) Q <=0; else Q <=D; endmodule; G:module D_FF ( input D,Clock,reset, output reg Q); always@(posedge Clock) if ( reset==1) Q <=0; else Q <=D; endmodule
7.智慧职教: module dff_2（data,clk,reset,q); input data,clk,reset; output q; reg q; always@(posedge clk or negedge reset) begin if(reset==1’b0) q<=1’b0; else q <= data; end endmodule
8.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
9.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
10.下面为某可变计数器的Verilog HDL代码，当A=1时，为7进制；当A=0时，为9进制。试补充完空白处代码。 module Alterable_Counter(A, clk, Q); input clk, A; output reg [3:0] Q; parameter N=7; parameter M=9; always @(posedge clk) begin if(A) begin if Q==N-1 begin Q<=0; end else begin Q<=_______; end end else begin if (___________) begin Q<=0; end else begin Q<=Q+1; end end end endmodule
11.下面为某可变计数器的Verilog HDL代码，当A=1时，为7进制；当A=0时，为9进制。试补充完空白处代码。 module Alterable_Counter(A, clk, Q); input clk, A; output reg [3:0] Q; parameter N=7; parameter M=9; always @(posedge clk) begin if(A) begin if (__________) begin Q<=0; end else begin Q<=_______; end end else begin if (___________) begin Q<=0; end else begin Q<=Q+1; end end end endmodule
12.同步加载计数器module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (____) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1;endmodule空格处应该填入：选项： A:RST; B:PM; C:LD; D:CLK
13.下面为某可变计数器的Verilog HDL代码，当A=1时，为7进制；当A=0时，为9进制。试补充完空白处代码。 [br][/br] module Alterable_Counter(A, clk, Q); input clk, A; output reg [3:0] Q; parameter N=7; parameter M=9; always @(posedge clk) begin if(A) begin if Q==N-1 begin Q<=0; end else begin Q<=_______; end end else begin if (___________) begin Q<=0; end else begin Q<=Q+1; end end end endmodule
14.module fdiv2(CLK,PM,D);input CLK; input [3:0] D; output PM; reg FULL;reg [3:0] Q1;wire RST;always@(posedge CLK or posedge RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign RST =(Q1==D); assign PM=FULL;endmodule该程序实现异步加载计数器。选项： A:正确; B:错误
15.module CNT4(CLK,Q);output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1 1 ;assign Q = Q1;endmodule空格处应该填入：? Q1CLK[3:0]reg
16.module fdiv2(CLK,PM,D);input CLK; input [3:0] D; ____ PM; reg FULL;reg ____ Q1;wire RST;always@(posedge CLK or ____ RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1 1; FULL<=0; endassign ____=(Q1==D); assign PM=FULL;endmodule空格处应该填入：A. RSTB. posedgeC. [3:0]D. output(答案以空格分隔，如 A B C D)?
17.module CNT4(CLK,Q);output 3:0] Q; input CLK;reg__Q1 ; always @(posedge CLK)Q1 = Q1+1; assign Q = Q1;endmodule空格处应该填入:(　　) 选项： A:3:0] B:CLK C:reg D:Q1
18.中国大学MOOC: 以下Verilog HDL代码描述的是什么电路？module sr ( input wire clk,si,ld,reset,en, input wire [7:0]d, output reg [7:0]q ); always@(posedge clk, negedge reset) begin if(!reset) q <= 8b0000_0000; else begin if(en) q <= {q[6:0],si}; if(ld) q <= d; end end endmodule
19.下列代码描述的电路是什么？module test(CLK,RST,EN,COUT,DOUT,DATA); input CLK,EN,RST; input [16:0]DATA; output [15:0]DOUT; output reg COUT; reg[15:0]Q1; wire LOAD; assign DOUT=Q1; assign LOAD=!COUT; always @ (posedge CLK,negedge RST) begin if (!RST) Q1<=1'b0;else if(!LOAD) Q1<=DATA; else if(EN ) Q1<=Q1+1;end always @(Q1) if (Q1==16'hffff) COUT = 1'b1; else COUT =1'b0;endmodule 选项： A、异步清零 B、异步置位 C、同步使能 D、16位二进制计数器
20.含异步复位和时钟使能的D触发器module DFF2(CLK,D,Q,RST,EN);output Q; input CLK,D,RST,EN;reg Q;always @(posedge CLK or negedge____)beginif (!RST) Q <= 0; else if (EN) Q <= D; end endmodule空格处应该填入：选项： A、EN B、0 C、RST D、Q

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module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B ) if (A==0) begin if(B==0) Q=0; end else Q=1;endmodule其中，else Q=1;与哪句语句对应： 选项： A:always @(A,B ) B:if (A==0) C:if (B==0) Q=0; D:endmodule

module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B ) if (A==0) begin if(B==0) Q=0; end else Q=1;endmodule其中，else Q=1;与哪句语句对应：
选项：

A:always @(A,B )
B:if (A==0)
C:if (B==0) Q=0;
D:endmodule