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相关试题
- 1.在所列对时钟上升沿检测的VHDL描述中，错误的是（ ）。 选项： A、if clk’event and clk = ‘1’ then B、if falling_edge(clk) then C、if clk’ not stable and clk = ‘1’ then D、 if clk’event and clk’last value=‘1’ then
- 2.在所列对时钟上升沿检测的VHDL描述中，错误的是选项： A:if clk’event and clk = ‘1’ then B:if falling_edge(clk) then C:if clk’ not stable and clk = ‘1’ then D: if clk’event and clk’last value=‘1’ then
- 3.语句clk’EVENT表示（ ）。A．时钟信号clk的属性，即clk信号变化时，clk’EVENT为TRUEB．时钟信号clk下降沿C．时钟信号clk高电平D．时钟信号clk上升沿
- 4.在所列对时钟上升沿检测的VHDL描述中，错误的是 选项： A: if olk' not stable and clk = '1' then B: if clk'event and clk = '1' then C: if falling_edge(clk) then D: if clk'event and clk'last value="1' then
- 5.下述描述正确的是 选项： A、falling_edge(clock1hz)表示上升沿 B、rising_edge(clock1hz)表示上升沿 C、CLK 'event and CLK = '0'表示上升沿 D、CLK 'event and CLK = '1'表示下降沿
- 6.下述描述正确的是选项： A:falling_edge(clock1hz)表示上升沿; B:rising_edge(clock1hz)表示上升沿; C:CLK 'event and CLK = '0'表示上升沿 ; D:CLK 'event and CLK = '1'表示下降沿
- 7.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; A: 上述都不准确 B: clk'event AND clk='1'表示下降沿 C: clk上升沿计数加1 D: rst为0时实现异步清零
- 8.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项： A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零
- 9.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; A: 上述都不准确 B: clk'event AND clk='1'表示下降沿 C: clk上升沿计数加1 D: rst为0时实现异步清零
- 10.基于initial语句产生普通时钟信号，parameter clk_period = 10;reg clk;initial begin clk = 0; ________________;end选项： A:always #(clk_period/2) clk = ~clk; B:forever #(clk_period/2) clk = ~clk; C:always #(clk_period) clk = ~clk; D:forever #(clk_period) clk = ~clk
- 11.aways begin #5 clk=0；#10 clk=~clk;end产生的波形（）选项： A:占空比1/3 B:clk=1 C:clk=0 D:周期为10
- 12.基于initial语句产生普通时钟信号，parameter clk_period = 10;reg clk;initial begin clk = 0; ________________;end 选项： A、always B、(clk_period/2) clk = ~clk C、forever D、(clk_period/2) clk = ~clk E、always F、(clk_period) clk = ~clk G、forever H、(clk_period) clk = ~clk
- 13.aways begin #5 clk=#clk=~clk; end产生的波形（ ）。 选项： A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
- 14.以下哪个是VHDL中的属性描述语句？ 选项： A、clk'event' B、clk"event" C、clk'event D、clk-event E、clk_event F、以上都不对
- 15.aways begin #5 clk=0; #10 clk=~clk; end产生的波形（ ）。 选项： A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
- 16.aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ ）。 选项： A:占空比1/3 B:clk=1 C:clk=0 D:周期为10
- 17.以下代码用于产生固定数目为clk_cnt的时钟信号。parameter clk_cnt = 5, clk_period = 2;reg clk;initial begin clk = 0; repeat(clk_cnt) #(clk_period/2) clk = ~clk;End选项： A:正确; B:错误
