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- 1.在所列对时钟上升沿检测的VHDL描述中，错误的是选项： A:if clk’event and clk = ‘1’ then B:if falling_edge(clk) then C:if clk’ not stable and clk = ‘1’ then D: if clk’event and clk’last value=‘1’ then
- 2.下面对时钟上升沿检测的VHDL描述中，错误的是选项： A:if clk’ not stable and clk = ‘1’ then B:if clk’event and clk = ‘1’ then C: if clk’event and clk’last value=‘1’ then D:if falling_edge(clk) then
- 3.在Verilog语言中，下列对时钟上升沿检测描述中正确的是________ A: posedge clk B: negedge clk C: if clk’event and clk = ‘0’ then D: if clk’stable and not clk = ‘1’ then
- 4.时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK上升沿的是 。 选项： A、IF CLK'EVENT AND CLK=‘1’ B、IF CLK'EVENT AND CLK=‘0’ C、IF CLK=‘1’AND CLK'LAST_VALUE =‘0’ D、IF rising_edge(CLK) E、IFCLK=‘1’ F、wait untilCLK=‘1’
- 5.时钟信号CLK在进程中为显式或隐式敏感信号，下面语句中不可用于检测CLK下降沿的是 。 选项： A、wait until CLK='0' B、IF falling_edge(CLK) C、IF CLK'EVENT AND CLK=‘0’ D、IF CLK=‘1’AND CLK'LAST_VALUE =‘0’
- 6.下述描述正确的是选项： A:falling_edge(clock1hz)表示上升沿; B:rising_edge(clock1hz)表示上升沿; C:CLK 'event and CLK = '0'表示上升沿 ; D:CLK 'event and CLK = '1'表示下降沿
- 7.语句clk’EVENT表示（ ）。 选项： A:时钟信号clk的属性，即clk信号变化时，clk’EVENT为TRUE B:时钟信号clk上升沿 C:时钟信号clk下降沿 D:时钟信号clk高电平
- 8.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项： A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零
- 9.在Verilog语言中，时钟clk信号的下降沿可以表示为选项： A:posedge clk; B:negedge clk; C:clk=’1’; D:clk=’0’
- 10.下述描述正确的是 选项： A、a:=b+c；说明是变量赋值可以在process外 B、a<=b+c；说明是信号赋值只能在process外 C、有时钟信号clk，则clk’event AND clk=’1’表示时钟的上升沿 D、上述都不准确
- 11.下述描述正确的是选项： A:a:=b+c；说明是变量赋值可以在process外; B: a<=b+c；说明是信号赋值只能在process外 ; C:有时钟信号clk，则clk’event AND clk=’1’表示时钟的上升沿; D:上述都不准确
- 12.在VerilogHDL语言中,描述在时钟信号clk上升沿触发的语句是______ 选项： A、always@(!clk) B、always@(posedge clk) C、always@(negedge clk) D、always@(clk)
- 13.进程PROCESS(CLK)BEGIN IFCLK=‘1’THEN Q<=D 和进程PROCESS(CLK,D)BEGIN IF CLK=‘1’THEN Q<=D， 描述的都是上升沿触发的D触发器
- 14.aways begin #5 clk=0；#10 clk=~clk;end产生的波形()。 选项： A:占空比1/3 B:clk=0 C:clk=1 D:周期为10
- 15.aways begin #5 clk=1;#10 clk=~clk;end产生的波形( )A、占空比1/3B、clk=1C、clk=0D、周期为10
- 16.always begin #5 clk=0; #10 clk=-clk; end 产生的波形( ) 选项： A、占空比1/3 B、Clk=1 C、Clk=0 D、周期为10
- 17.aways begin #5 clk=0; #10 clk=~clk; end产生的波形（ ）。 选项： A、占空比1/3 B、clk=1 C、clk=0 D、周期为10
- 18.aways begin #5 clk=0；#10 clk=~clk;end产生的波形（ ）。 选项： A:占空比1/3 B:clk=1 C:clk=0 D:周期为10
