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- 1.8253计数器中，在门控信号上升沿到来后的（ ）时刻，输出信号OUT变成低电平。选项： A:CLK上升沿; B:CLK下降沿; C:下一个CLK上升沿; D:下一个CLK下降沿
- 2.用Verilog HDL设计用时钟clk的上升沿触发的同步计数器时，在always语句的敏感参数表中，必须包含有( )参数。 选项： A、clk B、posedge clk C、negedge clk D、posedge clk
- 3.下述描述正确的是选项： A:falling_edge(clock1hz)表示上升沿; B:rising_edge(clock1hz)表示上升沿; C:CLK 'event and CLK = '0'表示上升沿 ; D:CLK 'event and CLK = '1'表示下降沿
- 4.针对该程序下述描述正确的是PROCESS(clk,rst) BEGIN IF(rst='0') THEN q<="0000"; ELSIF(clk'event AND clk='1') THEN q<=q-1; END IF;END PROCESS; 选项： A、上述都不准确 B、clk'event AND clk='1'表示下降沿 C、clk上升沿计数加1 D、rst为0时实现异步清零
- 5.8253的计算初始值写入后,经过______计数执行部件开始计数。 选项： A、立即 B、 一个时钟上升沿 C、 一个时钟下降沿 D、 一个时钟上升沿和一个下降沿
- 6.语句clk’EVENT表示（ ）。A．时钟信号clk的属性，即clk信号变化时，clk’EVENT为TRUEB．时钟信号clk下降沿C．时钟信号clk高电平D．时钟信号clk上升沿
- 7.采用Verilog HDL描述一个由时钟信号CLK上升沿触发的触发器时，过程语句应该是： always @（ ）。选项： A:posedge CLK B:negedge CLK C:posedge CP D:negedge CP
- 8.进程PROCESS(CLK)BEGIN IFCLK=‘1’THEN Q<=D 和进程PROCESS(CLK,D)BEGIN IF CLK=‘1’THEN Q<=D， 描述的都是上升沿触发的D触发器
- 9.触发器符号中Clk输入端的小圆圈表示（ ）。选项： A:高电平有效; B:低电平有效 ; C:上升沿触发 ; D:下降沿触发
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10.如下Verilog HDL程序所描述的是一个触发器,对它的描述正确的是( )。module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q;always @ (posedge CLK)beginQ[= DATA;
- 11.8253－5初始化写入控制字后，若再写入初始值，要经过（），计数执行部件开始计数。 选项： A、一个时钟上升沿 B、过一个时钟下降沿 C、一个时钟上升沿和一个下降沿 D、一个时钟周期T
- 12.在Verilog语言中，下列对时钟上升沿检测描述中正确的是________ A: posedge clk B: negedge clk C: if clk’event and clk = ‘0’ then D: if clk’stable and not clk = ‘1’ then
- 13.如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule选项： A:该触发器对CLK信号的上升沿敏感。; B:该触发器对CLK信号的高电平敏感。; C:该触发器对CLK信号的低电平敏感。; D:该触发器对CLK信号的下降沿敏感。
- 14.如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是（ ）module FF(Q,DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule选项： A:该触发器对CLK信号的高电平敏感。; B:该触发器对CLK信号的低电平敏感。; C:该触发器对CLK信号的上升沿敏感。; D:该触发器对CLK信号的下降沿敏感。
- 15.在所列对时钟上升沿检测的VHDL描述中，错误的是选项： A:if clk’event and clk = ‘1’ then B:if falling_edge(clk) then C:if clk’ not stable and clk = ‘1’ then D: if clk’event and clk’last value=‘1’ then
- 16.下面对时钟上升沿检测的VHDL描述中，错误的是（ ）。 选项： A、if clk’event and clk = ‘1’ then B、if falling_edge(clk) then C、 if clk’event and clk’last value=‘1’ then D、if clk’ not stable and clk = ‘1’ then
- 17.在所列对时钟上升沿检测的VHDL描述中，错误的是 选项： A: if olk' not stable and clk = '1' then B: if clk'event and clk = '1' then C: if falling_edge(clk) then D: if clk'event and clk'last value="1' then
- 18.在Verilog语言中，时钟clk信号的下降沿可以表示为选项： A:posedge clk; B:negedge clk; C:clk=’1’; D:clk=’0’
- 19.下列程序描述的是什么器件？module dff( q, data, clk);output q;input data, clk;reg q;always @( posedge clk )beginq = data;endendmodule 选项： A、D锁存器，低电平锁存。 B、 D锁存器，高电平锁存。 C、 D触发器，上升沿触发。 D、 D触发器，下降沿触发。
- 20.分析代码功能:module dff_2(data,clk,reset,q); input data,clk,reset; output q; reg q; always@(posedge clk or negedge reset) begin if(reset==1’b0) q<=1’b0; else q <= data; end endmodule 选项：A、带异步复位上升沿触发的 D 触发器B、带异步复位下降沿触发的 D 触发器C、带同步复位上升沿触发的 D 触发器D、带同步复位下降沿触发的 D 触发器
- 21. 执行以下程序段后，若当前q为15，则下一个时钟信号上升沿到来之后，输出q的值是_____________。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnta is generic(N:integer :=8); port(clk:in std_logic;--时钟信号输入端口 q:buffer std_logic_vector(N-1 downto 0));--计数结果输出端口end cnta;architecture one of cnta isbegin process(clk) begin if(clk'event and clk='1')then q <= q + 1; end if; end process;end one; 选项： A、 15 B、 16 C、 0 D、 14 E、 没有正确答案
- 22.CTU指令在每一个CU输入的（ ）。选项： A:上升沿递增计数 B:下降沿递增计数 C:上升沿递减计数 D:下降沿递减计数
- 23. 执行以下程序段后，若当前q为120，则下一个时钟信号上升沿到来之后，输出q的值是_____________。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cnta is generic(N:integer :=8); port(clk:in std_logic;--时钟信号输入端口 q:buffer std_logic_vector(N-1 downto 0));--计数结果输出端口end cnta;architecture one of cnta isbegin process(clk) begin if(clk'event and clk='1')then q <= q - 1; end if; end process;end one; 选项： A、 120 B、 121 C、 119 D、 0 E、 没有正确答案
