请在 下方输入 要搜索的题目：
推荐参考答案 (
由 搜题小帮手 官方老师解答 )
答案：
以下文字与答案无关
提示：有些试题内容 显示不完整,文字错误 或者 答案显示错误等问题，这是由于我们在扫描录入过程中 机器识别错误导致,人工逐条矫正总有遗漏，所以恳请 广大网友理解。
相关试题
- 1.关于以下两段程序,下列说法中正确的是:( ) module Learn6_1(clk,q1.q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst)begin q1<= 0;q2<= 0; q3<= O; end else begin q1 <= 2;q2<=q1 +1; q3<=q2 + 2; end endmodule (2) module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst) if(!rst) begin q1 = 0;q2 = 0; q3 = o; end else begin q1 = 2; q2 = q1 + 1; q3 = q2 + 2; end endmodule 选项： A:―段程序中ql=2,q2=1, B:第一段程序中q1 C:第二段程序中q1 D:第二段程序中q1
- 2.关于以下两段程序，下列说法中正确的是：(1)module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst)if(!rst)begin q1 <= 0 q2 <= 0; q3 <= 0;endelse begin q1 <= 2; q2 <= q1 + 1; q3 <= q2 + 2; endendmodule(2)module Learn6_1(clk,q1,q2,q3,rst); input clk,rst; output reg q1,q2,q3; always@(posedge clk or negedge rst)if(!rst)begin q1 = 0 q2 = 0; q3 = 0;endelse begin q1 = 2; q2 = q1 + 1; q3 = q2 + 2; endendmodule 选项：A、第二段程序中 q1 = 2 ,q2 = 3 ,q3 = 5 B、 第一段程序中 q1 = 2 ,q2 = 3 ,q3 = 5 C、第二段程序中 q1 = 2 ,q2 = 1, q3 = 2 D、第一段程序中 q1 = 2 ,q2 = 1, q3 = 2
- 3.面这段程序中，clk为时钟信号输入。根据程序描述的逻辑功能，下列说法正确的有：module Learn6_1(clk,d,q1,q2,q3); input clk,d; output reg q1,q2,q3; always@(posedge clk) begin q1<=d; q2<=q1; q3<=q2; endendmodule选项： A:程序功能为移位寄存器；; B:时钟下降沿时触发；; C:q1<=d、q2<=q1、q3<=q2三个语句在时钟边沿作用后同时赋值；; D:q1<=d、q2<=q1、q3<=q2三个语句在时钟边沿作用后先后赋值；
- 4.module CNT4(CLK,Q);output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1 1 ;assign Q = Q1;endmodule空格处应该填入：? Q1CLK[3:0]reg
- 5.module fdiv2(CLK,PM,D);input CLK; input [3:0] D; output PM; reg FULL;reg [3:0] Q1;wire RST;always@(posedge CLK or posedge RST) if (RST) begin Q1<=0; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign RST =(Q1==D); assign PM=FULL;endmodule该程序实现异步加载计数器。选项： A:正确; B:错误
- 6.选出具有使能控制的触发器或寄存器的正确描述。选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 7.中国大学MOOC: module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1 1 ;assign Q = Q1; endmodule空格处应该填入：
- 8.选出具有使能控制的触发器或寄存器选项： A:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK) begin if (En) Q <= D; end endmodule; B:module D_ff ( input D,CLK,En, output reg Q ); always@(posedge CLK or posedge En) begin if (En) Q <=0; else Q =D; endendmodule; C:module D_ff ( input D,CLK, output reg Q ); always@(posedge CLK) begin Q <= D; end endmodule; D:module D_ff ( input D,CLK,En, output reg Q ); wire gateclk; assign gateclk=(En&CLK); always@(posedge GATECLK) begin if (En) Q < =D; end endmodule; E:module D_ff ( input CLK,load, input [3:0] D, output reg [3:0] Q ); always@(posedeg CLK) begin if (load) Q <= D; end endmodule
- 9.module CNT4(CLK,Q); output [3:0] Q; input CLK;reg ____ Q1 ; always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1; endmodule空格处应该填入：选项： A:reg; B:CLK; C:Q1; D:[3:0]
- 10.下面是一计数器的VerilogHDL程序，计数器的模（ ）。module Cnt4 (ClK, Q) ； output [3:0] Q ; input ClK ; reg[3:0] Q1; always @ (posedge CLK) Q1<=Q1+1; assign Q=Q1;endmodule选项： A:2; B:4; C:8; D:16
- 11.交织区内发生交织的两股车流，其流量分别为Q1和Q2，交织区道路断面总流量为Q3，若Q1>Q2，则交织比和交织流量比分别为：选项： A:Q2/Q1, (Q1+ Q2)/Q3; B:Q1/Q2, (Q1+ Q2)/Q3; C:Q1/Q2, Q1/Q3; D:Q2/Q1, Q2/Q3
- 12.下面的Verilog HDL程序描述D触发器，其复位端rst功能是________（同步/异步）复位。 module xxx (clk, rst, d, q); input clk, rst, d; output q; reg q; always@(posedge clk) begin if (rst == 1) q<=0; else q<=d; end endmodule
- 13.中国大学MOOC: 下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule
- 14.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1 1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：? 同步加载计数器同步清零加载计数器异步清零加载计数器异步加载计数器
- 15.下列代码描述的电路是什么？module test(CLK,RST,EN,COUT,DOUT,DATA); input CLK,EN,RST; input [16:0]DATA; output [15:0]DOUT; output reg COUT; reg[15:0]Q1; wire LOAD; assign DOUT=Q1; assign LOAD=!COUT; always @ (posedge CLK,negedge RST) begin if (!RST) Q1<=1'b0;else if(!LOAD) Q1<=DATA; else if(EN ) Q1<=Q1+1;end always @(Q1) if (Q1==16'hffff) COUT = 1'b1; else COUT =1'b0;endmodule选项： A:异步清零; B:异步置位; C:同步使能; D:16位二进制计数器
- 16.一个状态转换矩阵：q0 q1 q2 q3 q0 | 1 0 | q1 | 1 0 | q2 | 0 1 | q3 | 0 1 | 问 δ（q3,0)=？ 选项： A、q0 B、q1 C、q2 D、q3
- 17.以下代码描述的是() 。 module test(Q,D,CLK) input D,CLK;output Q;reg Q;always @ (posedge CLK) begin Q <= D; end endmodule 选项： A:基本D触发器 B:锁存器 C:加法器 D:乘法器
- 18.中国大学MOOC: 已知时钟信号clkin的频率为100MHz的方波信号，clkout的频率为？module function(rst, clkin, clkout);input clkin, rst;output wire clkout;reg[2:0] m, n;reg clk1, clk2;assign clkout=clk1|clk2;always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) m<=0; else m<=m+1; if(m<2) clk1<=1; else clk1<=0; endendalways @(negedge clkin)begin if(!rst) begin clk2<=0; n=0; end else begin if(n==4) n<=0; else n<=n+1; if(n<2) clk2<=1; else clk2<=0; endendendmodule
- 19.一个状态转换矩阵：q0 q1 q2 q3 q0 | 1 0 | q1 | 1 0 | q2 | 0 1 | q3 | 0 1 | 已知 δ（q0,1)=q1,问 δ（q1,0)=？ 选项： A、q1 B、q2 C、q3 D、q0
- 20.下列Verilog HDL程序所描述的电路是（ ）module MED(Q, DATA,CLK)input DATA,CLK;output Q;reg Q; always @ (posedge CLK) begin Q <= DATA; endendmodule 选项： A、D触发器 B、T触发器 C、RAM D、寄存器
- 21.下列程序clk1为clk的（ ）分频module function(rst, clkin, clk1);input clkin, rst;output clk1;reg[2:0] m, n;reg clk1; always @(posedge clkin)begin if(!rst) begin clk1<=0; m<=0; end else begin if(m==4) begin m<=0; clk1<=~clk1;end else m<=m+1; endendendmodule选项： A:五; B:四; C:十; D:八
