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相关试题
- 1.接上题，要实现该分频电路的功能，则(1)应为（ ）。module div_1s(clk,clkout);input clk;output reg clkout;reg [23:0] cnt;always@(posedge clk)begin if(cnt== 24'd5999_999 ) (1) ; else cnt<=cnt+1'b1;endalways@(posedge clk)begin if(cnt== (2) ) (3) ; else;endendmodule;选项： A:cnt<=0;; B:clkout<=1'b0;; C:cnt<=1'b1;; D:cnt<=24'd5999999;
- 2.接上题，要实现该分频电路的功能，则(1)应为（ ）。module div2430(clk,clkout);input clk;output reg clkout;reg [10:0] cnt;always@(posedge clk)begin if(cnt== 11'b1214 ) (1) ; else cnt<=cnt+1'b1;endalways@(posedge clk)begin if(cnt== (2) ) (3) ; else;endendmodule; 选项： A、cnt<=0; B、clkout<=1'b0; C、cnt<=1'b1; D、cnt<=11'd1234;
- 3.已知时钟信号clkin的频率为50MHz的方波信号，下面程序中clkout的频率为（ ）。module function(rst, clkin, clkout);input clkin, rst;output clkout;reg clkout;reg[2:0] cnt;always @(posedge clkin or negedge rst)begin if(!rst) begin cnt<=3'd0; clkout<=1'b0; end else if (cnt>=3'd4) begin cnt<=3'd0; clkout<=~clkout; end else cnt<=cnt+1'b1;endendmodule 选项： A:2.5MHz; B:20MHz; C:5MHz; D:10MHz
- 4.接上题，要实现该分频电路的功能，则(1)应为（ ）。module div_1s(clk,clkout);input clk;output reg clkout;reg [23:0] cnt;always@(posedge clk)begin if(cnt== 24'd5999_999 ) (1) ; else cnt<=cnt+1'b1;endalways@(posedge clk)begin if(cnt== (2) ) (3) ; else;endendmodule; 选项： A、cnt<=0; B、clkout<=1'b0; C、cnt<=1'b1; D、cnt<=24'd5999999;
- 5.补充完整如下带同步清零，异步复位功能的4位累加器： module add4b (clk, rstn,clr，cnt); input clk, rstn, clr; output reg [3:0] cnt; always @(posedge clk or ___1____ rstn) if (___2___) cnt <= 4'b1111; else if (____3____) cnt <= 4'b0; else cnt <= cnt + 1'b1;
- 6.数据定义如下:BUF DW 2 DUP( 5, 3DUP(1,2), 0)CNT EQU $-BUF 符号CNT等价的值是______ 。
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7.数据定义如下:
BUF DW 2 DUP( 5, 3 DUP(1,2), 0) CNT EQU $-BUF 符号CNT等价的值是______ - 8.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A: reg 3:0] sat //sat 为 4 位寄存器 B: reg cnt //cnt 为 1 位寄存器 C: reg 0:3] mymem 0:63] //mymem 为 64 个 4 位寄存器的数组 D: reg 1:5] dig //dig 为 4 位寄存器
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9.下列 Verilog HDL语言中寄存器类型数据定义与注释矛盾的是（ ）。 选项： A:reg 3:0] sat //sat 为 4 位寄存器 B:
reg cnt //cnt 为 1 位寄存器
C:reg 0:3] mymem 0:63] //mymem 为 64 个 4 位寄存器的数组
D:reg 1:5] dig //dig 为 4 位寄存器
- 10.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（ ）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效。; B:该计数器为同步使能，且低电平有效。; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数。
- 11.阅读下面计数器counter1的设计代码，关于这个计数器说法错误的是（ ）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效; B:该计数器为同步使能，且高电平有效; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数
- 12.阅读下面计数器counter1的设计代码，关于这个计数器说法正确的是（ ）。module counter1(clk,rst,en,load,din,cnt);input clk,rst,en,load;input [3:0] din;output reg [3:0] cnt;always@(posedge clk)begin if(rst==1'b1) cnt<=4'b0000; else if(en==1'b1) begin if (load==1'b1) cnt<=din; else cnt<=cnt+1'b1; end else;endendmodule选项： A:该计数器为异步复位，且高电平有效。; B:该计数器为同步使能，且低电平有效。; C:该计数器可同步预置加载初始计数值din; D:该计数器在满足使能条件且load为低电平时，才开始计数。
- 13.如果要求机器人快速通过位置点,对于点位是否准确没有要求,则应选择( ) 选项：A、FINEB、CNT0C、CNT100
- 14.执行下列指令后： STR1 DW ‘AB’ STR2 DB 16 DUP() CNT EQU $ -STR1 MOV CX，CNT (CL)= ( ) 选项： A、10H B、12H C、OEH D、0FH
