试设计一个 3/8 译码器,规定模块定义为 module Decoder(Out,In,En), 其中 Out为译码器输出, In 为译码器输入, En 为译码使能输入。要求:写出 3/8 译码器 Verilog HDL设计程序并注释;module decoder(Out,In,En); (2 分)output [7:0] out;input [2:0] in;input en; //IO 定义 (3 分)reg [7:0] out;
A:lways @ (In or En)
B:egin
C:n == 0) //若 En 为低电平, 3 输出无效电平 (2 分)
D:Out = 8 ’ b0;
E:// 若 En 为高电平, 3/8 译码 (3 分)
F:se(in)