下面这段程序中，clk为时钟信号输入。根据程序描述的逻辑功能，下列说法正确的有：module Learn6_1(clk,d,q1,q2,q3); input clk,d; output reg q1,q2,q3; always@(posedge clk) begin q1<=d; q2<=q1; q3<=q2; endendmodule
选项：

A:程序功能为移位寄存器；;
B:时钟下降沿时触发；;
C:q1<=d、q2<=q1、q3<=q2三个语句在时钟边沿作用后同时赋值；;
D:q1<=d、q2<=q1、q3<=q2三个语句在时钟边沿作用后先后赋值；