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Verilog HDL中,initial语句是不可综合语句。
选项:
A:对
B:错
语句
不可
发布时间:
2024-04-21 11:39:04
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1.
在使用Verilog HDL时,initial语句用于_____________。
2.
在Verilog HDL的module代码中连续赋值语句、initial块语句、always块语句是并行执行的。 选项: A、正确 B、错误
3.
在Verilog HDL中,对于initial语句描述正确的是______________。 选项: A、initial语句可以执行多次。 B、initial语句只能用在行为级描述中,不能用在数据流描述中。 C、initial只用于仿真模块对激励向量的描述。 D、initial语句可以为寄存器变量分配初值。
4.
verilog过程语句包括 选项: A、initial语句 B、always语句
5.
在Verilog HDL语言中,if语句是并行语句,case语句是顺序语句。
6.
在Verilog HDL语言中,if语句是并行语句,case语句是顺序语句。(0.5)
7.
在verilog HDL中,下列语句哪个不是循环语句?选项: A:casez; B:for; C:while; D:repeat
8.
Verilog HDL 程序中两个always过程块之间是顺序执行的,always中的语句则也是顺序执行的。 ( )选项: A:对 B:错
9.
Verilog硬件描述语言中,顺序执行的语句块是? A: always语句块 B: begin-end语句块 C: fork-join语句块 D: initial语句块
10.
Verilog HDL语法中,可以在always语句块中赋值的变量类型是?A.reg型B.wire型
11.
在Verilog HDL中,下列是描述分支语句关键字的是: 选项:A、if-else B、module C、always D、input
12.
在Verilog语言中关于initial语句不正确的是? 答案: 总是循环重复执行
13.
Verilog HDL中的行为描述方式是通过行为语句来描述电路要实现的功能,表示输入与输出间转换的行为,不涉及具体结构。 选项: A:对 B:错
14.
下面关于initial语句描述,正确的说法是()。选项: A:initial语句只能用于仿真模块对激励向量的描述。; B:initial语句可用于对网络和变量类型进行初始化。; C:initial语句可执行多次。; D:initial语句可用于对寄存器变量分配初值。
15.
下面关于initial语句描述,正确的说法是()。 选项: A、initial语句只能用于仿真模块对激励向量的描述。 B、initial语句可用于对网络和变量类型进行初始化。 C、initial语句可执行多次。 D、initial语句可用于对寄存器变量分配初值。
16.
在Verilog HDL的端口声明语句中,用____关键字声明端口为双向方向。
17.
Verilog HDL中的always语句中的语句是( )语句。A.一定是并行执行B.一定是顺序执行C.阻塞赋值方式为并行执行D.非阻塞赋值方式为并行执行
18.
initial语句可以被综合器综合 选项: A、正确 B、错误
19.
在Verilog语言中关于initial语句不正确的是? 选项:A、 常用于仿真模块中对激励向量的描述 B、 用于给寄存器赋初值 C、不能被逻辑综合工具支持 D、 总是循环重复执行
20.
在Verilog语言中关于initial语句不正确的是? 选项: A、 常用于仿真模块中对激励向量的描述 B、 总是循环重复执行 C、 用于给寄存器赋初值 D、不能被逻辑综合工具支持
21.
在Verilog语言中关于initial语句不正确的是? 选项: A、常用于仿真模块中对激励向量的描述 B、总是循环重复执行 C、用于给寄存器赋初值 D、不能被逻辑综合工具支持
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