集成触发器常用的逻辑符号中要注意异步清零端（以及异步置位端）是低电平有效还是 有效；时钟端是电平触发还是 （电平触发是低电平有效还是高电平； 是上升沿有效还是下降沿有效）。主从触发器输出端有符号标示！异步清零以及异步置位优先级 ！
发布时间：2024-06-09 15:03:47
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- 1.下面对电路的描述正确的是A.这是一个上升沿触发的D触发器，异步置位复位端低电平有效B.这是一个上升沿触发的RS触发器，异步置位复位端低电平有效C.这是一个上升沿触发的D触发器，异步置位复位端高电平有效D.这是一个主从结构的D触发器，异步置位复位端高电平有效
- 2.下面对电路的描述正确的是A.()这是一个上升沿触发的D触发器，异步置位复位端低电平有效B.()这是一个上升沿触发的RS触发器，异步置位复位端低电平有效C.()这是一个上升沿触发的D触发器，异步置位复位端高电平有效D.()这是一个主从结构的D触发器，异步置位复位端高电平有效
- 3.下面对电路的描述正确的是[img=181x92]17869bf2c478edd.png[/img] A: 这是一个主从结构的D触发器，异步置位复位端高电平有效 B: 这是一个上升沿触发的D触发器，异步置位复位端高电平有效 C: 这是一个上升沿触发的D触发器，异步置位复位端低电平有效 D: 这是一个上升沿触发的RS触发器，异步置位复位端低电平有效
- 4.有关74LS161计数器芯片的哪些说法是正确的?()#Img:93# 选项： A、清零端CR:高电平有效,异步 B、置数端LD:低电平有效,同步 C、清零端CR:低电平有效,异步 D、置数端LD:高电平有效,同步
- 5.如下Verilog HDL程序所描述的是一个触发器，对它的描述正确的是 . module FF(Q, Data, CP,nCR)input Data, CP, nCR;output reg Q; always @ (posedge CP or negedge nCR) begin if (!nCR) Q <= 0; else Q <= Data; endendmodule选项： A:该触发器对CP信号的高电平敏感，nCR为高电平有效的异步清零端。; B:该触发器对CP信号的低电平敏感，nCR为高电平有效的异步清零端。; C:该触发器对CP信号的上升沿敏感，nCR为低电平有效的异步清零端。; D:该触发器对CP信号的下降沿敏感，nCR为低电平有效的异步清零端。
- 6.TTL型触发器正常工作时，异步置位端应接_ （假设低电平有效）高电平（在高电平 有效时情况相反）异步复位端应接_ （假设低电平有效）高电平_。6•构成一个六进制计数器最少要采用________触发器,这时构成的电路有2个无效状态。
- 7.计数器的异步清零是指不需要时钟信号有效，只要异步清零端有效，输出端立即变为 。 选项：A、计数器的异步清零是指不需要时钟信号有效，只要异步清零端有效，输出端立即变为（）。
- 8.计数器的异步清零是指不需要时钟信号有效，只要异步清零端有效，输出端立即变为 。 选项：A、计数器的异步清零是指不需要时钟信号有效，只要异步清零端有效，输出端立即变为（）。
- 9.74X90的清零端和置9端分别是什么电平有效？? 低电平，低电平高电平，低电平;高电平，高电平低电平，高电平
- 10.74LS161的清零端的清零方式是 选项： A:低电平、异步 B:高电平、异步 C:低电平、同步 D:高电平、同步
- 11.计数器的异步清零是指不需要时钟信号有效，只要异步清零端有效，输出端立即变为 。
- 12.74X90的清零端和置9端分别是什么电平有效？ 选项： A、高电平，高电平 B、高电平，低电平 C、低电平，高电平 D、低电平，低电平
- 13.74X90的清零端和置9端分别是什么电平有效？选项： A:高电平，高电平; B:高电平，低电平 ; C:低电平，高电平; D:低电平，低电平
- 14.实验中基本RS触发器采用的触发方式是选项： A:上升沿触发; B:下降沿触发; C:电平触发，低电平有效; D:电平触发，高电平有效
- 15.74LS161的清零端的清零方式是（）A．低电平、异步B．高电平、异步C．低电平、同步D．高电平、同步
- 16.题目1实验中基本RS触发器采用的触发方式是（）。A. 电平触发，高电平有效B. 电平触发，低电平有效C. 下降沿触发D. 上升沿触发
- 17.D触发器的异步置位端SD和复位端RD都是低电平有效，要使D触发器的现态Qn为1，应满足如下条件选项： A:SD=1、RD=0 、CP上升沿; B:SD=0、RD=1 、与CP无关; C:SD=1、RD=0 、与CP无关; D:SD=0、RD=1 、CP上升沿
