某Verilog HDL的计数器程序部分如下:reg _count;always @(posedge clk or negedge rst)if(!rst)count＜=0;else if(count==_)count＜=0;else count＜=count+1;为了完成模24(从0数到23)的计数,上面程序的空格处应该填()
发布时间：2024-06-09 15:34:41
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- 1.下列Verilog HDL程序所描述的是一个计数器,该计数器的模是().module count(CLK,OUT);input CLK;output reg [3:0]OUT;always @(negedge CLK)beginif(OUT==4'd11)OUTelseOUTendendmodule
- 2.下列进程，正确的有选项： A:process (clk,rst)beginif (rst='0') thenLED_STATE_COUNT<=(others=>'0');Elsif (rising_edge(clk)) thenLED_STATE_COUNT<=(others=>'0') when (LED_STATE_COUNT=9) else(LED_STATE_COUNT+1);end if;end process;; B:process (clk,rst)beginif (rst='0') thenLED_STATE_COUNT<=(others=>'0');elsif (rising_edge(clk)) thenif (LED_STATE_COUNT=9) thenLED_STATE_COUNT<=(others=>'0');elseLED_STATE_COUNT<=LED_STATE_COUNT+1;end if;end if;end process;; C:PROCESS (clk, clr)BEGINIF clr = '1' THEN tmps <= "0000"; ELSIF (clk'EVENT AND clk = '1') THEN IF X= '0' THEN IF (tmps="0110") THEN tmps<="0000"; ELSE tmps <=tmps+'1'; end if; ELSIF X='1' then IF (tmps="1110") THEN tmps<="0000"; ELSE tmps <=tmps+'1'; END IF; END IF; END IF;q<=tmps;END PROCESS;; D:PROCESS (clk, clr, Qx)BEGINIF clr = '1' THEN tmps <= "0000"; ELSIF (clk'EVENT AND clk = '1') THEN IF (Qx= '0') THEN IF (tmps = "0110") THEN Qx <= x; tmps<="0000"; ELSE tmps <=tmps+'1'; end if; ELSIF (Qx= '1') THEN IF (tmps ="1110") THEN Qx <= x; tmps<="0000"; ELSE tmps <=tmps+'1'; END IF; END IF; END IF;q<=tmps;END PROCESS;
- 3.含异步复位和时钟使能的D触发器module DFF2(CLK,D,Q,RST,EN);output Q; input CLK,D,RST,EN;reg Q;always @(posedge CLK or negedge____)beginif (!RST) Q <= 0; else if (EN) Q <= D; end endmodule空格处应该填入:
- 4.含异步复位和时钟使能的D触发器module DFF2(CLK,D,Q,RST,EN);output Q; input CLK,D,RST,EN;reg Q;always @(posedge CLK or negedge____)beginif (!RST) Q <= 0; else if (EN) Q <= D; end endmodule空格处应该填入： 选项： A、EN B、0 C、RST D、Q
- 5.同步加载计数器module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (____) begin Q1<=D; FULL<=1; end else begin Q1<=Q1+1; FULL<=0; endassign LD=(Q1==4’b1111); assign PM=FULL; assign DOUT=Q1;endmodule空格处应该填入：选项： A:RST; B:PM; C:LD; D:CLK
- 6.下面的Verilog HDL程序描述D触发器，其复位端rst功能是________（同步/异步）复位。 module xxx (clk, rst, d, q); input clk, rst, d; output q; reg q; always@(posedge clk) begin if (rst == 1) q<=0; else q<=d; end endmodule
- 7.以下代码描述的是:( ).module count(out,data,load,reset,clk);output[7:0] out; input[7:0] data;input load,clk,reset; reg[7:0] out;always @(posedge clk) begin if(!reset) out=8'h00; else if(load) out=data; else out=out+1; endendmodule
- 8. 以下程序段的输出结果是（ ）。int main(void) { int i,n,s,k,count = 0; n=125; for(i = 100;i < n;i++) { s=0;k=i; while(k>0) { s+=k%10; k=k/10; } if(s!= 8) continue; else count++; } printf(" count = %d",count); return 0;} 选项： A、 count= 1 B、 count=2 C、 count=3 D、 count=4
- 9.要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 选项： A、@(posedge clk ) B、@(posedge clk or posedge rst or en) C、@(posedge clk or negedge rst) D、@(posedge clk or negedge rst or en)
- 10.要实现异步复位(低电平有效)、时钟使能(高电平有效)、上升沿触发的D触发器设计：module dff_s (data,rst,en,clk,q);input data,rst,en,clk;output reg q;always (1) begin if( 2 ) q<=1'b0;; else if (3) q<=data;endendmodule（1）应该填写（ ）。 A: @(posedge clk ) B: @(posedge clk or posedge rst or en) C: @(posedge clk or negedge rst) D: @(posedge clk or negedge rst or en)
- 11.【单选题】count = 0 while count < 5: print(count, " is less than 5") count = count + 1 else: print(count, " is not less than 5") A. 0 is less than 5 1 is less than 5 2 is less than 5 3 is less than 5 4
- 12.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST) if (!RST) begin Q1<=0; FULL<=0; end else if (LD) begin Q1<=D; FULL<=1; end else begin Q1<=Q1 1; FULL<=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：? 同步加载计数器同步清零加载计数器异步清零加载计数器异步加载计数器
- 13.下列程序的输出结果是14count = 0 for x in range(2, 5): count = count + x print(count)
- 14.There are ( ) basic paths for the following program.int FUN(int count, int flag){ int temp=0; while(count>0){ if(0==flag){ temp=count+100; } else{ if(1==flag) temp=temp+10; else temp=temp+20; } count--; } return temp;}选项： A:2; B:3; C:4; D:4
- 15.某Verilog HDL的程序部分如下：always @(posedge clk) if(!rst) q＜=0; else q＜=q+1;若上电时rst为1，经过20个时间单位rst变为0，再经过20个时间单位rst恢复为1，则变量q被初始化为0的时刻是（ ） 选项： A:上电时（0时刻） B:第20个时间单位 C:第40个时间单位 D:无法确定
- 16.module SHIF4(DIN,CLK,RST,DOUT);input CLK,DIN,RST; output DOUT;reg [3:0] SHFT;always@(posedge CLK or posedge RST)if (RST) SHFT<=4'B0;else begin SHFT<=(SHFT>>1);SHFT[3]<=DIN;endassign DOUT=SHFT[0];endmodule该程序实现的功能是：? 右移移位寄存器异步清零同步清零左移移位寄存器
- 17.module FDIV0(input CLK, RST,input [3:0] D, output PM, output [3:0] DOUT);reg [3:0] Q1; reg FULL;wire LD;always@(posedge CLK or negedge RST)if(!RST)begin Q1=0; FULL=0; end else if(LD)begin Q1=D; FULL=1; end else begin Q1=Q1 1; FULL=0; endassign LD=(Q1==4'b1111); assign PM=FULL; assign DOUT=Q1;endmodule该模块实现的功能是：A.同步加载计数器B.异步加载计数器C.同步清零加载计数器D.异步清零加载计数器
- 18.class Count { public int count; public Count(int c) { count = c; } public Count() { count = 1; }}public class Test { public static void increment(Count c, int times) { c.count++; times++; } public static void main(String args[]) { Count myCount = new Count(); int times = 0; for (int i = 0; i increment(myCount, times); System.out.println("myCount.count=" + myCount.count + " times=" + times); }}程序的运行结果正确的是（）选项： A:myCount.count=3 times=0 B:myCount.count=4 times=1 C:myCount.count=4 times=0 D:myCount.count=3 times=1
- 19.下列程序的输出结果是14count = 0 for x in range(2, 5): count = count + x print(count) A: 正确 B: 错误
- 20.4位二进制加法计数器module count4(out,reset,clk);input reset,clk; output reg[3:0] out;A、lways @(posedge clk)B、eginC、if(reset) out<=0; //同步复位D、lse out<=out 1; //计数E、ndF、ndmodule
