一个同步时序逻辑电路如果采用宏单元模型来设计,要求该逻辑电路共输出4路信号,而这些输出信号共有7种电平组合,那么至少需要几个D触发器才能实现该设计 ____ 。
选项:
A:1个;
B:3个 ;
C:4个;
D:7个
发布时间:2024-06-03 16:09:33
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