Verilog基本语法中通常表示不确定的逻辑状态和高阻态的符号是选项: A:z和x; B:z和Z; C:x和X; D:x和z; E:x和y; F:y和Y 语法 逻辑 符号 发布时间:2024-05-17 11:14:08