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相关试题
- 1.接上题，（2）应该填写（ ）。选项： A:(rst==1'b0); B:(rst==1'b1); C:(en==1'b0); D:(en==1'b1)
- 2.如果对上题的计数器进行仿真的话，激励信号编写合理的是（ ）。选项： A:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; B:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b0;load=1'b0; #50 en=1'b1; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; C:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 load=1'b1; #200 en=1'b0; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...; D:... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b1; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...
- 3.如果对上题的计数器进行仿真沿着，激励信号编写合理的是（）。 选项：A.... ... initial begin rst=1'b1;din=4'b0101; 35 rst=1'b0; 500 $stop; end intial begin en=1'b1;load=1'b0; 50 en=1'b0; 20 load=1'b1; 20 load=1'b0; end always begin clk=1'b0; 10 clk=1'b1; 10; end ... ...B.... ... initial begin rst=1'b1;din=4'b0101; 35 rst=1'b0; 500 $stop; end intial begin en=1'b0;load=1'b0; 50 en=1'b1; 20 load=1'b1; 20 load=1'b0; end always begin clk=1'b0; 10 clk=1'b1; 10; end ... ...C.... ... initia
- 4.如果对上题的计数器进行仿真的话，激励信号编写合理的是（ ）。A.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b1; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 en=1'b1;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...B.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b0;load=1'b0; #50 en=1'b1; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...C.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #50 en=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...D.... ...initial begin rst=1'b1;din=4'b0101; #35 rst=1'b0; #500 $stop;endintial begin en=1'b1;load=1'b0; #20 load=1'b1; #20 load=1'b0;endalways begin clk=1'b0; #10 clk=1'b1; #10;end... ...
- 5.下列代码描述的电路是什么？module test(CLK,RST,EN,COUT,DOUT,DATA); input CLK,EN,RST; input [16:0]DATA; output [15:0]DOUT; output reg COUT; reg[15:0]Q1; wire LOAD; assign DOUT=Q1; assign LOAD=!COUT; always @ (posedge CLK,negedge RST) begin if (!RST) Q1<=1'b0;else if(!LOAD) Q1<=DATA; else if(EN ) Q1<=Q1+1;end always @(Q1) if (Q1==16'hffff) COUT = 1'b1; else COUT =1'b0;endmodule选项： A:异步清零; B:异步置位; C:同步使能; D:16位二进制计数器
- 6.下列是基于过程块的组合逻辑建模的代码，设计正确的是（ ） 选项： A、reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b; B、always@* if (clear) y=1'b0; else y=a&b; C、always@(a) y=a & b; D、reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase
- 7.产生进位信号assign cy=((EN==1)&&(Q==9))？1'b1:1'b0;语句中，正确的说法是？ 选项： A、“？”是条件运算符 B、“？”是关系运算符 C、“？”前的表达式为假时，z=0 D、“？”前的表达式为真时，z=0
- 8.下列是基于过程块的组合逻辑建模的代码，设计正确的是（ ） 选项： A、reg y;reg a,b,clear;...always@* if(clear) y=1'b0;always@* y=a & b; B、always@* if (clear) y=1'b0; else y=a&b; C、always@(a) y=a & b; D、reg [1:0] s;...case(s) 2'b00:y=1'b1; 2'b10:y=1'b0; 2'b11:y=1'b1;endcase
- 9.下面这段Verilog代码中，不需要定义为reg类型的信号是？ initial clk = 1'b0; always #10 clk = ~clk; initial begin rst_n = 1'b0; #5 rst_n = 1'b1; #10 rst_n = 1'b0; end always@(a) c = a + 1'b1;
- 10.产生进位信号assign cy=((EN==1)&&(Q==9))？1'b1:1'b0;语句中，正确的说法是？ A: “？”是条件运算符 B: “？”是关系运算符 C: “？”前的表达式为假时，z=0 D: “？”前的表达式为真时，z=0
- 11.加减运算电路参考设计中，如果操作数 {y3,y2,y1,y0}=4‘b0101,选出下列描述正确的选项选项： A:当M=0时,C0=0,{b3,b2,b1,b0}的值为1010; B:当M=0时,C0=0,{b3,b2,b1,b0}的值为0101; C:当M=1时,C0=1,{b3,b2,b1,b0}的值为1010; D:当M=1时,C0=10,{b3,b2,b1,b0}的值为0101
- 12.加减运算电路参考设计中，如果操作数 {y3,y2,y1,y0}=4‘b0101,选出下列描述正确的选项选项： A:当M=0时,C0=0,{b3,b2,b1,b0}的值为1010; B:当M=0时,C0=0,{b3,b2,b1,b0}的值为0101; C:当M=1时,C0=1,{b3,b2,b1,b0}的值为1010; D:当M=1时,C0=1,{b3,b2,b1,b0}的值为0101
- 13.18035519db35413.bmp如图所示电路论述正确的是 选项： A、实现了P=B3⊕B2⊕B1⊕B0⊕1，校验电路是否输入偶数个1，当输入偶数个1时输出P=1 B、实现了P=B3⊕B2⊕B1⊕B0⊕1，产生了奇校验位，如果连同P一起发送 B2B2B1B0P,发送了奇数个1 C、实现了P=B3⊕B2⊕B1⊕B0，校验电路是否输入偶数个1，当输入偶数个1时输出P=1 D、实现了P=B3⊕B2⊕B1⊕B0，产生了奇校验位，如果连同P一起发送 B2B2B1B0P,发送了奇数个1
- 14.180357757cdf632.bmp如图所示电路论述正确的是 选项： A、实现了P=B3⊕B2⊕B1⊕B0⊕1，校验电路是否输入偶数个1，当输入偶数个1时输出P=1 B、实现了P=B3⊕B2⊕B1⊕B0⊕1，产生了奇校验位，如果连同P一起发送 B2B2B1B0P,发送了奇数个1 C、实现了P=B3⊕B2⊕B1⊕B0，校验电路是否输入偶数个1，当输入偶数个1时输出P=1 D、实现了P=B3⊕B2⊕B1⊕B0，产生了奇校验位，如果连同P一起发送 B2B2B1B0P,发送了奇数个1
- 15.下面这段Verilog代码中，不需要定义为reg类型的信号是？ initial clk = 1'b0; always #10 clk = ~clk; initial begin rst_n = 1'b0; #5 rst_n = 1'b1; #10 rst_n = 1'b0; end always@(a) c = a + 1'b1; 选项： A、clk B、rst_n C、c D、a
- 16.当 a <0 时， s 的值是（ ）。Assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0; 选项： A: 0 B: 1 C: 2 D: 其他
- 17.当 a <0 时， s 的值是（ C ）。Assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0; 选项： A: 0 B: 1 C: 2 D: 其他
- 18.针对下面的代码：Public int Test(intA,int b){ int result; if(a || b) result = 1; else result = 0; return result;}以下哪种测试用例的设计满足条件组合覆盖？ 选项： A:TestCase1: a = 1 , b = 1, result=1 TestCase2: a = 0 , b = 0, result=0 TestCase3: a = 1 , b = 0, result=1 TestCase4: a = 0 , b = 1, result=1 B:TestCase1: a = 1 , b = 1, result=1 TestCase2: a = 0 , b = 0, result=0 C:TestCase1: a = 1 , b = 0, result=1 TestCase2: a = 0 , b = 1, result=1 D:TestCase1: a = 1 , b = 1, result=1 TestCase2: a = 0 , b = 0, result=0 TestCase3: a = 1 , b = 0, result=1
- 19.当 a <0 时， s 的值是（ ）。 assign s= (a >=2 ) ? 1 : (a < 0) ? 2: 0; 选项：A、0B、1C、2D、其他
- 20.当a<0时，执行assign s=(a>=2)?1:(a<0)?2:0;s的值是（） 选项：A、0B、1C、2D、他
- 21.当a<0时,执行assign s=(a>=2)?1:(a<0)?2:0;s的值是()(1.1) 选项：A、0B、1C、2D、他
- 22.接上题，（3）应该填写（ ）。选项： A:q=data;; B:q<=data;; C:q<=1'b1;; D:q<=1'b0;
