中国大学MOOC: 由中规模同步加法计数器74161和ROM组成的逻辑电路如下图所示。设计数器的初态Q3Q2Q1Q0=1111,试分析在时钟信号的控制下,电路输出F2的序列信号为 。【图片】 计数器 逻辑电路 国大学 发布时间:2024-05-13 17:10:29